JPH04225536A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
- Publication number
- JPH04225536A JPH04225536A JP2415202A JP41520290A JPH04225536A JP H04225536 A JPH04225536 A JP H04225536A JP 2415202 A JP2415202 A JP 2415202A JP 41520290 A JP41520290 A JP 41520290A JP H04225536 A JPH04225536 A JP H04225536A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- compound semiconductor
- substrate
- thermal expansion
- metal film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＧａＡｓ電界効果トラ
ンジスタ（以下、ＦＥＴという）などの化合物半導体装
置の半導体基板と容器（パッケージ）との接続方法に関
する。
ンジスタ（以下、ＦＥＴという）などの化合物半導体装
置の半導体基板と容器（パッケージ）との接続方法に関
する。
【０００２】
【従来の技術】ＧａＡｓ電界効果トランジスタは、Ｇａ
Ａｓ半導体からなる基板の表面にゲート・ソース・ドレ
インの電極が作成され、この基板の裏面は裏面金属膜を
介してヒートシンク、チップキャリアなどのパッケージ
に接続される。この裏面金属層は、基板の表面とバイア
ホールを介して電気的に接続されていることもある。
Ａｓ半導体からなる基板の表面にゲート・ソース・ドレ
インの電極が作成され、この基板の裏面は裏面金属膜を
介してヒートシンク、チップキャリアなどのパッケージ
に接続される。この裏面金属層は、基板の表面とバイア
ホールを介して電気的に接続されていることもある。
【０００３】裏面金属層は、高い電気伝導率と熱伝導率
が求められるため金（Ａｕ）がその主成分として用いら
れる。また、この裏面金属層は、数μｍ以上の比較的厚
い膜厚を必要とされるため、電気めっき法で作成される
。裏面金属層とパッケージとの接続は、はんだ付け、す
なわち３００℃程度の温度で融解する低融点金属をパッ
ケージ表面上で加熱融解し、融解面に裏面金属層を押し
当てたまま冷却し、低融点金属を固化させることで行う
。
が求められるため金（Ａｕ）がその主成分として用いら
れる。また、この裏面金属層は、数μｍ以上の比較的厚
い膜厚を必要とされるため、電気めっき法で作成される
。裏面金属層とパッケージとの接続は、はんだ付け、す
なわち３００℃程度の温度で融解する低融点金属をパッ
ケージ表面上で加熱融解し、融解面に裏面金属層を押し
当てたまま冷却し、低融点金属を固化させることで行う
。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなはんだ付けを行った場合に半導体基板が反るという
問題がある。とくに、高電力を出力するＦＥＴの場合は
、基板寸法が大きくなるためこの反りはますます顕著と
なる。反りが生じた場合、はんだ付けの低融点金属層の
厚みが周辺部で部分的に厚くなり、熱抵抗の増大および
電気抵抗の増大を招く。また、反りがより顕著な場合、
癖開性を有する半導体基板が破壊される、また、反りの
応力のため圧電性を生ずるような半導体基板をもちいた
場合は正常な動作が不可能となる。
うなはんだ付けを行った場合に半導体基板が反るという
問題がある。とくに、高電力を出力するＦＥＴの場合は
、基板寸法が大きくなるためこの反りはますます顕著と
なる。反りが生じた場合、はんだ付けの低融点金属層の
厚みが周辺部で部分的に厚くなり、熱抵抗の増大および
電気抵抗の増大を招く。また、反りがより顕著な場合、
癖開性を有する半導体基板が破壊される、また、反りの
応力のため圧電性を生ずるような半導体基板をもちいた
場合は正常な動作が不可能となる。
【０００５】本発明の目的は、パッケージへのはんだ付
け時に生じるこのような反りを防ぐ半導体基板とパッケ
ージの接続方法を提供することにある。
け時に生じるこのような反りを防ぐ半導体基板とパッケ
ージの接続方法を提供することにある。
【０００６】
【問題点を解決するための手段】本発明の発明者は、こ
のような反りが化合物半導体基板と低融点金属層との熱
膨張率の相違により生ずるものであるとの観点から、こ
れらの間に化合物半導体基板の熱膨張係数より小さい熱
膨張係数を有する金属膜を介在させることによりこのよ
うな反りを防止できるとの着想に至った。
のような反りが化合物半導体基板と低融点金属層との熱
膨張率の相違により生ずるものであるとの観点から、こ
れらの間に化合物半導体基板の熱膨張係数より小さい熱
膨張係数を有する金属膜を介在させることによりこのよ
うな反りを防止できるとの着想に至った。
【０００７】すなわち、本発明による化合物半導体装置
の製造方法は、化合物半導体からなる基板の一方の主面
上に化合物半導体装置を構成する複数の電極を形成する
第１の工程、該基板の他方の主面上に前記化合物半導体
よりも熱膨張率の小さい第１の金属からなる第１の金属
膜を形成する第２の工程、該第１の金属膜上に前記化合
物半導体よりも熱膨張率の大きい第２の金属からなる第
２の金属膜を形成する 第３の工程、および、前記化合物半導体よりも熱膨張率
の大きい金属からなる金属を融解し前記基板を保持する
容器に該基板を固定する第４の工程を含むことを要旨す
るものである。
の製造方法は、化合物半導体からなる基板の一方の主面
上に化合物半導体装置を構成する複数の電極を形成する
第１の工程、該基板の他方の主面上に前記化合物半導体
よりも熱膨張率の小さい第１の金属からなる第１の金属
膜を形成する第２の工程、該第１の金属膜上に前記化合
物半導体よりも熱膨張率の大きい第２の金属からなる第
２の金属膜を形成する 第３の工程、および、前記化合物半導体よりも熱膨張率
の大きい金属からなる金属を融解し前記基板を保持する
容器に該基板を固定する第４の工程を含むことを要旨す
るものである。
【０００８】また、前記第１の金属がモリブデン（Ｍｏ
）またはタングステン（Ｗ）であり、前記第２の金属が
金（Ａｕ）であること、前記第１の金属の厚みは前記第
２の金属の厚みの２％以上であることが望ましい。
）またはタングステン（Ｗ）であり、前記第２の金属が
金（Ａｕ）であること、前記第１の金属の厚みは前記第
２の金属の厚みの２％以上であることが望ましい。
【０００９】
【作用】このように第１の金属膜と第２の金属膜を積層
することで、重ね合わせた層状の複合金属の積層方向に
平行な方向の熱膨張係数αおよび弾性率Ｅｃは、次の式
で表わせる。 α＝α２＋（α１−α２）Ｖ１Ｅ１／ＥｃＥｃ＝Ｅ１Ｖ
１＋Ｅ２Ｖ２ ここでＥは弾性率、Ｖは金属膜の体積率であり、Ｖ１＋
Ｖ２＝１で規格化される。添字の１、２はそれぞれ第１
、第２の金属膜を示す。
することで、重ね合わせた層状の複合金属の積層方向に
平行な方向の熱膨張係数αおよび弾性率Ｅｃは、次の式
で表わせる。 α＝α２＋（α１−α２）Ｖ１Ｅ１／ＥｃＥｃ＝Ｅ１Ｖ
１＋Ｅ２Ｖ２ ここでＥは弾性率、Ｖは金属膜の体積率であり、Ｖ１＋
Ｖ２＝１で規格化される。添字の１、２はそれぞれ第１
、第２の金属膜を示す。
【００１０】したがって、α１＜α２の場合、Ｖ２Ｅ２
／Ｅｃは正であるから、層状の複合金属の熱膨張係数α
はα２より小さくなる。したがって、実質的に裏面金属
層の熱膨張係数は小さくなり、半導体基板との差が低減
でき、反りを防ぐことができる。
／Ｅｃは正であるから、層状の複合金属の熱膨張係数α
はα２より小さくなる。したがって、実質的に裏面金属
層の熱膨張係数は小さくなり、半導体基板との差が低減
でき、反りを防ぐことができる。
【００１１】
【実施例】以下本発明の実施例であるＧａＡｓ電力用Ｆ
ＥＴの製造工程を図１を用いて説明する。
ＥＴの製造工程を図１を用いて説明する。
【００１２】ＧａＡｓ化合物半導体からなる厚さ４００
μｍの基板１の表面上に櫛型ゲート電極構造を有するゲ
ート電極２と、ソース・ドレイン電極３を作成する。基
板上の１素子の大きさは長さ２ｍｍ、幅０．５ｍｍであ
る。 基板部分の熱抵抗を低減するために基板を３０μｍの厚
さになるまでラッピングにより薄くする。
μｍの基板１の表面上に櫛型ゲート電極構造を有するゲ
ート電極２と、ソース・ドレイン電極３を作成する。基
板上の１素子の大きさは長さ２ｍｍ、幅０．５ｍｍであ
る。 基板部分の熱抵抗を低減するために基板を３０μｍの厚
さになるまでラッピングにより薄くする。
【００１３】その後、めっき下地金属層４として、Ｔｉ
（５００Å）／Ｗ（５０００Å）／Ａｕ（３０００Å）
を順次基板裏面上にスパッタにより成膜する。Ｗ（タン
グステン）の線膨張係数は４．６×１０＾−６（１／℃
）であり、ＧａＡｓの線膨張係数６．８６×１０＾−６
（１／℃）よりも小さい。
（５００Å）／Ｗ（５０００Å）／Ａｕ（３０００Å）
を順次基板裏面上にスパッタにより成膜する。Ｗ（タン
グステン）の線膨張係数は４．６×１０＾−６（１／℃
）であり、ＧａＡｓの線膨張係数６．８６×１０＾−６
（１／℃）よりも小さい。
【００１４】めっき下地金属層４上にＡｕ（金）からな
る厚さ２０μｍのめっき金属層５を電気めっきにより作
成する。Ａｕ（金）の線膨張係数は１４．１×１０＾−
６（１／℃）であり、ＧａＡｓのそれよりも大きい。
る厚さ２０μｍのめっき金属層５を電気めっきにより作
成する。Ａｕ（金）の線膨張係数は１４．１×１０＾−
６（１／℃）であり、ＧａＡｓのそれよりも大きい。
【００１５】金属（金めっき銅板）からなるチップキャ
リア６を３００℃に加熱し、その表面にＡｕＳｎはんだ
（プリフォーム厚さ：３０μｍ）合金７を融解し、めっ
き金属層５を融着することでチップキャリア５上に基板
１を固定する。
リア６を３００℃に加熱し、その表面にＡｕＳｎはんだ
（プリフォーム厚さ：３０μｍ）合金７を融解し、めっ
き金属層５を融着することでチップキャリア５上に基板
１を固定する。
【００１６】以上の実施例により作成した場合、反りは
基板の長さ方向（２ｍｍ）に対して約１０μｍとなり、
ＦＥＴの動作にほとんど影響を与えない。なお、Ｗの代
わりに線膨張係数が５．０×１０＾−６（１／℃）であ
るＭｏ（モリブデン）等を用いても同様の効果が得られ
る。
基板の長さ方向（２ｍｍ）に対して約１０μｍとなり、
ＦＥＴの動作にほとんど影響を与えない。なお、Ｗの代
わりに線膨張係数が５．０×１０＾−６（１／℃）であ
るＭｏ（モリブデン）等を用いても同様の効果が得られ
る。
【００１７】［比較例］上記実施例においてめっき下地
金属層４を、Ｔｉ（５００Å）／Ａｕ（３０００Å）と
してＷ（タングステン）層を設けない場合、約２０μｍ
の反りが生じ、ＦＥＴの動作に支障をきたすことがしば
しば生じた。
金属層４を、Ｔｉ（５００Å）／Ａｕ（３０００Å）と
してＷ（タングステン）層を設けない場合、約２０μｍ
の反りが生じ、ＦＥＴの動作に支障をきたすことがしば
しば生じた。
【００１８】
【発明の効果】以上説明したように、本発明による化合
物半導体装置の製造方法は、化合物半導体からなる基板
の一方の主面上に化合物半導体装置を構成する複数の電
極を形成する第１の工程、該基板の他方の主面上に前記
化合物半導体よりも熱膨張率の小さい第１の金属からな
る第１の金属膜を形成する第２の工程、該第１の金属膜
上に前記化合物半導体よりも熱膨張率の大きい第２の金
属からなる第２の金属膜を形成する第３の工程、および
、前記化合物半導体よりも熱膨張率の大きい金属からな
る金属を融解し前記基板を保持する容器に該基板を固定
する第４の工程を含むことを要旨するものである。
物半導体装置の製造方法は、化合物半導体からなる基板
の一方の主面上に化合物半導体装置を構成する複数の電
極を形成する第１の工程、該基板の他方の主面上に前記
化合物半導体よりも熱膨張率の小さい第１の金属からな
る第１の金属膜を形成する第２の工程、該第１の金属膜
上に前記化合物半導体よりも熱膨張率の大きい第２の金
属からなる第２の金属膜を形成する第３の工程、および
、前記化合物半導体よりも熱膨張率の大きい金属からな
る金属を融解し前記基板を保持する容器に該基板を固定
する第４の工程を含むことを要旨するものである。
【００１９】したがって、容器へのはんだ付け時に化合
物半導体基板の反りを生じることなく、熱抵抗の増大ま
たは電気抵抗が増大することはない。加えて、癖開性を
有する半導体基板が破壊されることもなく、また、反り
の応力のため圧電性を生ずるような半導体基板をもちい
た場合でも半導体装置の正常な動作が可能となる。
物半導体基板の反りを生じることなく、熱抵抗の増大ま
たは電気抵抗が増大することはない。加えて、癖開性を
有する半導体基板が破壊されることもなく、また、反り
の応力のため圧電性を生ずるような半導体基板をもちい
た場合でも半導体装置の正常な動作が可能となる。
【図１】本発明の実施例であるＦＥＴの製造工程を説明
するための断面図である。
するための断面図である。
１…化合物半導体からなる基板、２…ゲート電極、３…
ソース・ドレイン電極、４…めっき下地金属層、５…め
っき金属層、６…チップキャリア（容器）、７…ＡｕＳ
ｎはんだ合金。
ソース・ドレイン電極、４…めっき下地金属層、５…め
っき金属層、６…チップキャリア（容器）、７…ＡｕＳ
ｎはんだ合金。
Claims (2)
- 【請求項１】 化合物半導体からなる基板の一方の主
面上に化合物半導体装置を構成する複数の電極を形成す
る第１の工程、該基板の他方の主面上に前記化合物半導
体よりも熱膨張率の小さい第１の金属からなる第１の金
属膜を形成する第２の工程、該第１の金属膜上に前記化
合物半導体よりも熱膨張率の大きい第２の金属からなる
第２の金属膜を形成する第３の工程、および、前記化合
物半導体よりも熱膨張率の大きい金属からなる金属を融
解し前記基板を保持する容器に該基板を固定する第４の
工程を含むことを特徴とする化合物半導体装置の製造方
法。 - 【請求項２】 前記第１の金属がモリブデン（Ｍｏ）
またはタングステン（Ｗ）であり、前記第２の金属が金
（Ａｕ）であることを特徴とする請求項１記載の化合物
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2415202A JPH04225536A (ja) | 1990-12-27 | 1990-12-27 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2415202A JPH04225536A (ja) | 1990-12-27 | 1990-12-27 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04225536A true JPH04225536A (ja) | 1992-08-14 |
Family
ID=18523592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2415202A Pending JPH04225536A (ja) | 1990-12-27 | 1990-12-27 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04225536A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006517054A (ja) * | 2002-11-27 | 2006-07-13 | フリースケール セミコンダクター インコーポレイテッド | 銅裏面金属構造を備えるＧａＡｓ薄型ダイ |
-
1990
- 1990-12-27 JP JP2415202A patent/JPH04225536A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006517054A (ja) * | 2002-11-27 | 2006-07-13 | フリースケール セミコンダクター インコーポレイテッド | 銅裏面金属構造を備えるＧａＡｓ薄型ダイ |
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