JPH04226083A - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
- Publication number
- JPH04226083A JPH04226083A JP3104241A JP10424191A JPH04226083A JP H04226083 A JPH04226083 A JP H04226083A JP 3104241 A JP3104241 A JP 3104241A JP 10424191 A JP10424191 A JP 10424191A JP H04226083 A JPH04226083 A JP H04226083A
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- Japan
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- base layer
- layer
- type
- conductivity type
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、導電変調型ＭＯＳＦＥ
Ｔに関する。
Ｔに関する。
【０００２】
【従来の技術】近年、電力用スイッチング素子として、
ＤＳＡ（Ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ Ａｌｉｇｎ
）法によりソースおよびチャネル領域を形成するパワー
ＭＯＳＦＥＴが市場に現れている。しかしこの素子は１
０００Ｖ以上の高耐圧ではオン抵抗が高くなってしまい
、大電流を流すことができない。
ＤＳＡ（Ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ Ａｌｉｇｎ
）法によりソースおよびチャネル領域を形成するパワー
ＭＯＳＦＥＴが市場に現れている。しかしこの素子は１
０００Ｖ以上の高耐圧ではオン抵抗が高くなってしまい
、大電流を流すことができない。
【０００３】これに代わる有力な素子として、ドレイン
領域にソースとは逆の導電型層を設けることにより、高
抵抗層に導電変調を起こさせてオン抵抗を下げるように
した、いわゆる導電変調型ＭＯＳＦＥＴが知られている
。その基本構造を図１に示す。１１はｐ＋ 型Ｓｉ基板
であって、この上に低不純物濃度の高抵抗ｎ− 型ベー
ス層１２が形成され、このｎ− 型ベース層１２の表面
にＤＳＡ法によりｐ型ベース層１３とｎ＋ 型ソース層
１４が形成されている。即ちｐ型ベース層１３を拡散形
成した拡散窓をそのままｎ＋ 型ソース層１４の拡散窓
の一部として用いて二重拡散することにより、ｐ型ベー
ス層１３の端部に自己整合的にチャネル領域１９を残し
た状態でｎ＋ 型ソース層１４が形成される。チャネル
領域１９上にはゲート絶縁膜１５を介してゲート電極１
６が形成され、ソース層１４上にはｐ型ベース層１３に
同時にオーミックコンタクトするソース電極１７が形成
される。基板１１の裏面にはドレイン電極１８が形成さ
れている。
領域にソースとは逆の導電型層を設けることにより、高
抵抗層に導電変調を起こさせてオン抵抗を下げるように
した、いわゆる導電変調型ＭＯＳＦＥＴが知られている
。その基本構造を図１に示す。１１はｐ＋ 型Ｓｉ基板
であって、この上に低不純物濃度の高抵抗ｎ− 型ベー
ス層１２が形成され、このｎ− 型ベース層１２の表面
にＤＳＡ法によりｐ型ベース層１３とｎ＋ 型ソース層
１４が形成されている。即ちｐ型ベース層１３を拡散形
成した拡散窓をそのままｎ＋ 型ソース層１４の拡散窓
の一部として用いて二重拡散することにより、ｐ型ベー
ス層１３の端部に自己整合的にチャネル領域１９を残し
た状態でｎ＋ 型ソース層１４が形成される。チャネル
領域１９上にはゲート絶縁膜１５を介してゲート電極１
６が形成され、ソース層１４上にはｐ型ベース層１３に
同時にオーミックコンタクトするソース電極１７が形成
される。基板１１の裏面にはドレイン電極１８が形成さ
れている。
【０００４】この導電変調型ＭＯＳＦＥＴでは、ソース
層１４からチャネル領域１９を通ってｎ− 型ベース層
１２に注入される電子に対して、ｐ＋ 型基板１１から
正孔注入が起こり、この結果ｎ− 型ベース層１２には
多量のキャリア蓄積による導電変調が起こる。ｎ− 型
ベース層１２に注入された正孔電流はｐ型ベース層１３
のソース層１４直下を通り、ソース電極１７へ抜ける。
層１４からチャネル領域１９を通ってｎ− 型ベース層
１２に注入される電子に対して、ｐ＋ 型基板１１から
正孔注入が起こり、この結果ｎ− 型ベース層１２には
多量のキャリア蓄積による導電変調が起こる。ｎ− 型
ベース層１２に注入された正孔電流はｐ型ベース層１３
のソース層１４直下を通り、ソース電極１７へ抜ける。
【０００５】この構造は、サイリスタと似ているが、サ
イリスタ動作はしない。ソース電極１７がｐ型ベース層
１３とｎ＋ 型ソース層１４を短絡してサイリスタ動作
を阻止しており、ゲート・ソース間電圧を零にすれば素
子はターンオフする。またこの構造は従来のパワーＭＯ
ＳＦＥＴとも似ているが、ドレイン領域にパワーＭＯＳ
ＦＥＴと逆の導電型層を設けて、バイポーラ動作を行わ
せている点で異なる。この導電変調型ＭＯＳＦＥＴは、
高耐圧化した場合にも、従来のパワーＭＯＳＦＥＴに比
べて導電変調の結果として十分低いオン抵抗が得られる
。
イリスタ動作はしない。ソース電極１７がｐ型ベース層
１３とｎ＋ 型ソース層１４を短絡してサイリスタ動作
を阻止しており、ゲート・ソース間電圧を零にすれば素
子はターンオフする。またこの構造は従来のパワーＭＯ
ＳＦＥＴとも似ているが、ドレイン領域にパワーＭＯＳ
ＦＥＴと逆の導電型層を設けて、バイポーラ動作を行わ
せている点で異なる。この導電変調型ＭＯＳＦＥＴは、
高耐圧化した場合にも、従来のパワーＭＯＳＦＥＴに比
べて導電変調の結果として十分低いオン抵抗が得られる
。
【０００６】しかしながらこの導電変調型ＭＯＳＦＥＴ
にも未だ問題がある。即ち素子を流れる電流密度が大き
くなると、ソース層１４下の横方向抵抗による電圧降下
が大きくなる。そしてｐ型ベース層とｎ＋ 型ソース層
１４の間が順バイアスされるようになると、サイリスタ
動作に入り、ゲート・ソース間バイアスを零にしても素
子がオフしない、いわゆるラッチアップ現象を生じる。 この問題を解決するために従来は、図２に示すように、
深いｐ＋型層２０を拡散形成して、ｐ型ベース層１３の
抵抗を下げることが行われている。しかしこの方法だけ
では、十分高い電流密度までラッチアップ現象を防ぐこ
とができない。
にも未だ問題がある。即ち素子を流れる電流密度が大き
くなると、ソース層１４下の横方向抵抗による電圧降下
が大きくなる。そしてｐ型ベース層とｎ＋ 型ソース層
１４の間が順バイアスされるようになると、サイリスタ
動作に入り、ゲート・ソース間バイアスを零にしても素
子がオフしない、いわゆるラッチアップ現象を生じる。 この問題を解決するために従来は、図２に示すように、
深いｐ＋型層２０を拡散形成して、ｐ型ベース層１３の
抵抗を下げることが行われている。しかしこの方法だけ
では、十分高い電流密度までラッチアップ現象を防ぐこ
とができない。
【０００７】
【発明が解決しようとする課題】以上のように従来の導
電変調型ＭＯＳＦＥＴは、電流密度が大きくなるとラッ
チアップを生じるという問題があった。
電変調型ＭＯＳＦＥＴは、電流密度が大きくなるとラッ
チアップを生じるという問題があった。
【０００８】本発明は上記の点に鑑みてなされたもので
、パターン設計により効果的に大電流領域までラッチア
ップ現象を生じないようにした導電変調型ＭＯＳＦＥＴ
を提供することを目的とする。［発明の構成］
、パターン設計により効果的に大電流領域までラッチア
ップ現象を生じないようにした導電変調型ＭＯＳＦＥＴ
を提供することを目的とする。［発明の構成］
【０００
９】
９】
【課題を解決するための手段】本発明は、半導体基板に
高抵抗の第１導電型ベース層とこれとｐｎ接合を構成す
る第２導電型ドレイン層が設けられ、第１導電型ベース
層の表面にＤＳＡ法により第２導電型ベース層と第１導
電型ソース層が形成され、第２導電型ベース層の第１導
電型ソース層と第１導電型ベース層により挟まれた領域
にゲート絶縁膜を介してゲート電極が形成される導電変
調型ＭＯＳＦＥＴにおいて、第２導電型ベース層が千鳥
状パターンをなして複数個配列形成されたことを特徴と
する。
高抵抗の第１導電型ベース層とこれとｐｎ接合を構成す
る第２導電型ドレイン層が設けられ、第１導電型ベース
層の表面にＤＳＡ法により第２導電型ベース層と第１導
電型ソース層が形成され、第２導電型ベース層の第１導
電型ソース層と第１導電型ベース層により挟まれた領域
にゲート絶縁膜を介してゲート電極が形成される導電変
調型ＭＯＳＦＥＴにおいて、第２導電型ベース層が千鳥
状パターンをなして複数個配列形成されたことを特徴と
する。
【００１０】
【作用】図１或いは図２に示した導電変調型ＭＯＳＦＥ
Ｔにおいて、オン時にはｎ− 型ベース層の全体で導電
変調が起こり、一様に電流が流れる。この電流の内、ラ
ッチアップに寄与するのは、前述のようにゲート電極１
６下のｐ型ベース層１３がない領域からｐ型ベース層１
３に注入されてｎ＋ 型ソース層１４下を流れる電流成
分である。そしてｐ型ベース層１３には、コーナーがあ
ると電流が集中しやすい。本発明のように複数個配置す
るｐ型ベース層を千鳥状パターンにすると、ｐ型ベース
層のコーナーに集中して流れ込む電流が少なくなり、ラ
ッチアップが効果的に防止されることになる。
Ｔにおいて、オン時にはｎ− 型ベース層の全体で導電
変調が起こり、一様に電流が流れる。この電流の内、ラ
ッチアップに寄与するのは、前述のようにゲート電極１
６下のｐ型ベース層１３がない領域からｐ型ベース層１
３に注入されてｎ＋ 型ソース層１４下を流れる電流成
分である。そしてｐ型ベース層１３には、コーナーがあ
ると電流が集中しやすい。本発明のように複数個配置す
るｐ型ベース層を千鳥状パターンにすると、ｐ型ベース
層のコーナーに集中して流れ込む電流が少なくなり、ラ
ッチアップが効果的に防止されることになる。
【００１１】
【実施例】本発明の実施例を以下に説明する。
【００１２】図３は一実施例の導電変調型ＭＯＳＦＥＴ
を示すもので、（ａ）は平面図（但し電極は省略）、（
ｂ） は（ａ） のＡ−Ａ′断面図である。図１，図２
と対応する部分にはそれらと同じ符号を付してある。こ
の実施例では、複数のｐ型ベース層１３が、千鳥状パタ
ーンをなして配列形成されている。
を示すもので、（ａ）は平面図（但し電極は省略）、（
ｂ） は（ａ） のＡ−Ａ′断面図である。図１，図２
と対応する部分にはそれらと同じ符号を付してある。こ
の実施例では、複数のｐ型ベース層１３が、千鳥状パタ
ーンをなして配列形成されている。
【００１３】これを製造工程に従って説明する。ｐ＋
型Ｓｉ基板１１を用意し、これにエピタキシャル成長に
より低不純物濃度で比抵抗が５０Ω・ｃｍ以上のｎ−
型ベース層１２を１００μｍ 程度形成する。次にこの
ｎ− 型ベース層１２の表面を酸化してゲート酸化膜１
５を形成し、その上に５００ｎｍのポリＳｉによるスト
ライプ状のゲート電極１６を形成する。この後ゲート電
極１６をマスクとしてボロンを８μｍ 程度拡散して複
数本のストライプ状ｐ型ベース層１３を形成する。次い
でゲート電極１６による窓の中央部のみを酸化膜（図示
せず）で覆い、この酸化膜とゲート電極１６をマスクと
してソース層形成のためにドーズ量５×１０１５／ｃｍ
２ のＡｓイオン注入を行い、熱処理してｎ＋ 型ソー
ス層１４を形成する。
型Ｓｉ基板１１を用意し、これにエピタキシャル成長に
より低不純物濃度で比抵抗が５０Ω・ｃｍ以上のｎ−
型ベース層１２を１００μｍ 程度形成する。次にこの
ｎ− 型ベース層１２の表面を酸化してゲート酸化膜１
５を形成し、その上に５００ｎｍのポリＳｉによるスト
ライプ状のゲート電極１６を形成する。この後ゲート電
極１６をマスクとしてボロンを８μｍ 程度拡散して複
数本のストライプ状ｐ型ベース層１３を形成する。次い
でゲート電極１６による窓の中央部のみを酸化膜（図示
せず）で覆い、この酸化膜とゲート電極１６をマスクと
してソース層形成のためにドーズ量５×１０１５／ｃｍ
２ のＡｓイオン注入を行い、熱処理してｎ＋ 型ソー
ス層１４を形成する。
【００１４】その後ＣＶＤにより全面に酸化膜（図示せ
ず）を形成し、これにコンタクトホールを開けてＡｌ
膜の蒸着，パターニングによりソース電極１７を形成す
る。最後に基板裏面にＶ−Ｎｉ −Ａｕ 膜の蒸着によ
りドレイン電極１８を形成する。この実施例では、複数
個のｐ型ベース層１３の間隔、即ちゲート電極１６下で
のｐ型ベース層１３の対向距離ａは、２０μｍ 以下と
小さく設定されている。
ず）を形成し、これにコンタクトホールを開けてＡｌ
膜の蒸着，パターニングによりソース電極１７を形成す
る。最後に基板裏面にＶ−Ｎｉ −Ａｕ 膜の蒸着によ
りドレイン電極１８を形成する。この実施例では、複数
個のｐ型ベース層１３の間隔、即ちゲート電極１６下で
のｐ型ベース層１３の対向距離ａは、２０μｍ 以下と
小さく設定されている。
【００１５】この実施例によれば、複数個に分割配置さ
れたｐ型ベース層１３が千鳥状パターンをなして配列さ
れているため、ゲート電極１６下のｎ− 型ベース層１
２からｐ型ベース層１３にコーナーに流れ込む電流が少
なくなり、従ってラッチアップ耐性が高くなる。
れたｐ型ベース層１３が千鳥状パターンをなして配列さ
れているため、ゲート電極１６下のｎ− 型ベース層１
２からｐ型ベース層１３にコーナーに流れ込む電流が少
なくなり、従ってラッチアップ耐性が高くなる。
【００１６】その理由を、図４と比較して説明する。図
４は、複数のｐ型ベース層１３が縦方向，横方向共に整
列して、隣接する辺が相対向するようなパターン配置と
したものである。図４および図３には、矢印でｐ型ベー
ス層に電流が流れ込む様子を示しているが、図４の破線
で囲まれた領域に着目するとこの領域の電流は全て、ｐ
型ベース層１３のコーナーに流れ込む以外になく、従っ
て電流集中が大きい。電流集中が大きければ、それだけ
ｐ型ベース層内での横方向電圧降下が大きくなるから、
ラッチアップが生じやすい。
４は、複数のｐ型ベース層１３が縦方向，横方向共に整
列して、隣接する辺が相対向するようなパターン配置と
したものである。図４および図３には、矢印でｐ型ベー
ス層に電流が流れ込む様子を示しているが、図４の破線
で囲まれた領域に着目するとこの領域の電流は全て、ｐ
型ベース層１３のコーナーに流れ込む以外になく、従っ
て電流集中が大きい。電流集中が大きければ、それだけ
ｐ型ベース層内での横方向電圧降下が大きくなるから、
ラッチアップが生じやすい。
【００１７】これに対して図３に示す実施例では、破線
で囲んだ領域（図４の破線で囲んだ領域に対応する）の
電流は、左側の上下二つのｐ型層１３に対してはコーナ
ーに集中するが、右側のｐ型ベース層１３に対してはそ
の様な集中がなく辺に流れ込む。この場合破線で囲まれ
た領域内のｐ型ベース層への流経路の抵抗網を考えれる
と、コーナーに流れ込む経路は辺に流れ込む経路に比べ
て抵抗が大きいから、コーナーに流れるべき電流の一部
が辺に流れることになり、したがって図４のようにすべ
てコーナーに流れるしかない場合に比べてコーナーへの
電流集中が緩和されるから、ラッチアップが生じにくい
。
で囲んだ領域（図４の破線で囲んだ領域に対応する）の
電流は、左側の上下二つのｐ型層１３に対してはコーナ
ーに集中するが、右側のｐ型ベース層１３に対してはそ
の様な集中がなく辺に流れ込む。この場合破線で囲まれ
た領域内のｐ型ベース層への流経路の抵抗網を考えれる
と、コーナーに流れ込む経路は辺に流れ込む経路に比べ
て抵抗が大きいから、コーナーに流れるべき電流の一部
が辺に流れることになり、したがって図４のようにすべ
てコーナーに流れるしかない場合に比べてコーナーへの
電流集中が緩和されるから、ラッチアップが生じにくい
。
【００１８】またこの実施例では、前述のようにゲート
電極１６下のｐ型ベース層１３の対向距離が２０μｍ
以下と小さく設定されている。これも、ラッチアップ防
止に役立っている。このことは、図５のデータから明ら
かである。
電極１６下のｐ型ベース層１３の対向距離が２０μｍ
以下と小さく設定されている。これも、ラッチアップ防
止に役立っている。このことは、図５のデータから明ら
かである。
【００１９】図５は、ｐ型ベース層１３の対向距離ａ（
μｍ ）とラッチアップを生じることなくターンオフす
る事ができる電流密度ＩＬ （Ａ／ｃｍ２ ）の関係を
測定した実験データである。この関係は、本発明者等が
初めて明らかにしたものであり、このデータから、ａ＝
２０μｍ 以下であれば、ＩＬ ＝７５０Ａ／ｃｍ２
まで流してもラッチアップを生じない。
μｍ ）とラッチアップを生じることなくターンオフす
る事ができる電流密度ＩＬ （Ａ／ｃｍ２ ）の関係を
測定した実験データである。この関係は、本発明者等が
初めて明らかにしたものであり、このデータから、ａ＝
２０μｍ 以下であれば、ＩＬ ＝７５０Ａ／ｃｍ２
まで流してもラッチアップを生じない。
【００２０】ここで、ＩＬ ＝７５０Ａ／ｃｍ２ とい
う値には次のような意味がある。この種の導電変調型Ｍ
ＯＳＦＥＴは通常、動作電流密度が１００Ａ／ｃｍ２
である。これに３倍の動作余裕を見込むと、３００Ａ／
ｃｍ２ まで流せることが必要となる。一方、周囲温度
が高くなるとラッチアップを生じ易くなり、１２５℃で
は、常温（２５℃）での電流密度の１／２．５でラッチ
アップを生じる。従って１２５℃までラッチアップを生
じないで動作させるための最大定格電流として、３００
×２．５＝７５０（Ａ／ｃｍ２ ）が必要になるのであ
る。
う値には次のような意味がある。この種の導電変調型Ｍ
ＯＳＦＥＴは通常、動作電流密度が１００Ａ／ｃｍ２
である。これに３倍の動作余裕を見込むと、３００Ａ／
ｃｍ２ まで流せることが必要となる。一方、周囲温度
が高くなるとラッチアップを生じ易くなり、１２５℃で
は、常温（２５℃）での電流密度の１／２．５でラッチ
アップを生じる。従って１２５℃までラッチアップを生
じないで動作させるための最大定格電流として、３００
×２．５＝７５０（Ａ／ｃｍ２ ）が必要になるのであ
る。
【００２１】なお上記実施例において、ゲート電極１６
の幅を２０μｍ に設定すれば、ｐ型ベース層１３間の
対向距離ａは７〜１０μｍ となり、図５から、約１５
００Ａ／ｃｍ２ まで流せる導電変調型ＭＯＳＦＥＴが
得られる。本発明は、図２の例のようにソース層下にｐ
＋ 型層を拡散形成する技術を組み合わせた場合も有効
である。
の幅を２０μｍ に設定すれば、ｐ型ベース層１３間の
対向距離ａは７〜１０μｍ となり、図５から、約１５
００Ａ／ｃｍ２ まで流せる導電変調型ＭＯＳＦＥＴが
得られる。本発明は、図２の例のようにソース層下にｐ
＋ 型層を拡散形成する技術を組み合わせた場合も有効
である。
【００２２】また以上では、ｐ＋ 型Ｓｉ基板１１を出
発基板とする場合を説明したが、ｎ−型ベース層１２を
出発基板としてドレインとなるｐ＋ 型層を拡散により
形成してもよいし、ｎ− 型ベース層１２がドレイン側
にｎ型バッファ層を有する場合にも本発明は有効である
。
発基板とする場合を説明したが、ｎ−型ベース層１２を
出発基板としてドレインとなるｐ＋ 型層を拡散により
形成してもよいし、ｎ− 型ベース層１２がドレイン側
にｎ型バッファ層を有する場合にも本発明は有効である
。
【００２３】
【発明の効果】以上述べたように本発明によれば、大電
流領域までラッチアップ現象を生じないようにした導電
変調型ＭＯＳＦＥＴを提供することができる。
流領域までラッチアップ現象を生じないようにした導電
変調型ＭＯＳＦＥＴを提供することができる。
【図１】従来の導電変調型ＭＯＳＦＥＴの断面図。
【図２】従来の他の導電変調型ＭＯＳＦＥＴの断面図。
【図３】本発明の一実施例の導電変調型ＭＯＳＦＥＴを
示す平面図とそのＡ−Ａ′断面図。
示す平面図とそのＡ−Ａ′断面図。
【図４】本発明の効果を説明するための他の導電変調型
ＭＯＳＦＥＴのレイアウト図。
ＭＯＳＦＥＴのレイアウト図。
【図５】同じく本発明の効果を説明するための実験デー
タを示す図。
タを示す図。
１１…ｐ＋ 型Ｓｉ基板（ドレイン層）、１２…ｎ−型
ベース層、１３…ｐ型ベース層、１４…ｎ＋ 型ソース
層、１５…ゲート絶縁膜、１６…ゲート電極、１７…ソ
ース電極、１８…ドレイン電極、１９…チャネル領域。
ベース層、１３…ｐ型ベース層、１４…ｎ＋ 型ソース
層、１５…ゲート絶縁膜、１６…ゲート電極、１７…ソ
ース電極、１８…ドレイン電極、１９…チャネル領域。
Claims (2)
- 【請求項１】高抵抗の第１導電型ベース層と、前記第１
導電型ベース層との間でｐｎ接合を構成する第２導電型
ドレイン層と、 前記第１導電型ベース層の表面に千鳥状に配列形成され
た複数の第２導電型ベース層と、 前記第２導電型ベース層内に形成された第１導電型ソー
ス層と、 前記第２導電型ベース層の前記第１導電型ソース層と第
１導電型ベース層により挟まれた領域をチャネル領域と
して、この上にゲート絶縁膜を介して形成されたゲート
電極と、 前記ソース層と第２導電型ベース層の双方にコンタクト
させて形成されたソース電極と、 前記ドレイン層に形成されたドレイン電極と、を備えた
ことを特徴とする導電変調型ＭＯＳＦＥＴ。 - 【請求項２】前記複数の第２導電型ベース層の間隔が２
０μｍ 以下に設定されていることを特徴とする請求項
１記載の導電変調型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3104241A JPH0648730B2 (ja) | 1991-05-09 | 1991-05-09 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3104241A JPH0648730B2 (ja) | 1991-05-09 | 1991-05-09 | 導電変調型ｍｏｓｆｅｔ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092444A Division JP2644989B2 (ja) | 1984-05-09 | 1984-05-09 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04226083A true JPH04226083A (ja) | 1992-08-14 |
| JPH0648730B2 JPH0648730B2 (ja) | 1994-06-22 |
Family
ID=14375464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3104241A Expired - Lifetime JPH0648730B2 (ja) | 1991-05-09 | 1991-05-09 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648730B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226514A (ja) * | 1994-01-27 | 1995-08-22 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | 高導電率絶縁ゲートバイポーラトランジスタ集積構造 |
-
1991
- 1991-05-09 JP JP3104241A patent/JPH0648730B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226514A (ja) * | 1994-01-27 | 1995-08-22 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | 高導電率絶縁ゲートバイポーラトランジスタ集積構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0648730B2 (ja) | 1994-06-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |