JPH04227114A - 自己バイアス・タイミング回路 - Google Patents
自己バイアス・タイミング回路Info
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- JPH04227114A JPH04227114A JP3199913A JP19991391A JPH04227114A JP H04227114 A JPH04227114 A JP H04227114A JP 3199913 A JP3199913 A JP 3199913A JP 19991391 A JP19991391 A JP 19991391A JP H04227114 A JPH04227114 A JP H04227114A
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Links
- 239000003990 capacitor Substances 0.000 claims abstract description 12
- 230000005669 field effect Effects 0.000 claims description 8
- 230000000977 initiatory effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
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- 230000004048 modification Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/26—Modifications for temporary blocking after receipt of control pulses
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F1/00—Apparatus which can be set and started to measure-off predetermined or adjustably-fixed time intervals without driving mechanisms, e.g. egg timers
- G04F1/005—Apparatus which can be set and started to measure-off predetermined or adjustably-fixed time intervals without driving mechanisms, e.g. egg timers using electronic timing, e.g. counting means
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Adjustment Of The Magnetic Head Position Track Following On Tapes (AREA)
- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、一般にタイミング回路
に関するものであり、とりわけ、自己バイアス・タイミ
ング回路に関するものである。本発明の開示は、ディス
ク・ドライブのヘッド・アクチュエータに関する制動及
び引き戻しシーケンスにおいて、制動時間の設定にタイ
ミング回路が用いられるディスク・ドライブ・システム
に関連して行なわれる。
に関するものであり、とりわけ、自己バイアス・タイミ
ング回路に関するものである。本発明の開示は、ディス
ク・ドライブのヘッド・アクチュエータに関する制動及
び引き戻しシーケンスにおいて、制動時間の設定にタイ
ミング回路が用いられるディスク・ドライブ・システム
に関連して行なわれる。
【０００２】
【従来の技術】初期電圧を低目標値電圧まで減衰させて
、該目標値電圧に達すると、コンパレータでこれを検出
するタイミング回路といった、多くのタイミング回路が
知られている。こうしたタイミング回路は、システム電
源に依存しているので、電源に変動があれば、検出する
時間間隔に影響が及ぶ、すなわち、電源電圧に損失があ
ると、タイミング回路が動作不能になる可能性がある。
、該目標値電圧に達すると、コンパレータでこれを検出
するタイミング回路といった、多くのタイミング回路が
知られている。こうしたタイミング回路は、システム電
源に依存しているので、電源に変動があれば、検出する
時間間隔に影響が及ぶ、すなわち、電源電圧に損失があ
ると、タイミング回路が動作不能になる可能性がある。
【０００３】こうしたタイミング回路の中には、回路コ
ンポーネントの温度変動、あるいは、回路間におけるデ
バイス特性の差によってタイミングが不正確になるもの
もある。
ンポーネントの温度変動、あるいは、回路間におけるデ
バイス特性の差によってタイミングが不正確になるもの
もある。
【０００４】
【発明が解決しようとする課題】本発明の一般的な目的
は、以上の欠点を克服するか、あるいは、大幅に軽減す
るタイミング回路の提供にある。
は、以上の欠点を克服するか、あるいは、大幅に軽減す
るタイミング回路の提供にある。
【０００５】
【課題を解決するための手段】この目的は、本発明のい
くつかの原理に基づき、供給電圧と無関係な時間間隔の
設定が可能な、自己バイアス・タイミング回路を設ける
ことによって達成された。
くつかの原理に基づき、供給電圧と無関係な時間間隔の
設定が可能な、自己バイアス・タイミング回路を設ける
ことによって達成された。
【０００６】本発明の形態の１つでは、始点電圧が、ダ
イオード接続されたいくつかの電界効果トランジスタの
しきい値電圧の合計によって決まり、この電圧が１つの
電界効果トランジスタのゲートに印加される。始点電圧
がＲＣネットワークを介して減衰する際、この単一の電
界効果トランジスタは、電圧が降下して該トランジスタ
のしきい値電圧になるまで、導通状態に保持される。時
間間隔は、ＲＣネットワークの放電率、及び、ダイオー
ド接続されたトランジスタのしきい値電圧の合計と単一
のトランジスタのしきい値電圧との比に基づいて設定可
能である。
イオード接続されたいくつかの電界効果トランジスタの
しきい値電圧の合計によって決まり、この電圧が１つの
電界効果トランジスタのゲートに印加される。始点電圧
がＲＣネットワークを介して減衰する際、この単一の電
界効果トランジスタは、電圧が降下して該トランジスタ
のしきい値電圧になるまで、導通状態に保持される。時
間間隔は、ＲＣネットワークの放電率、及び、ダイオー
ド接続されたトランジスタのしきい値電圧の合計と単一
のトランジスタのしきい値電圧との比に基づいて設定可
能である。
【０００７】電界効果トランジスタが近接しており、同
じタイプである場合には、タイミングに対する温度の影
響は最小になり、例えば、電界効果トランジスタが集積
ＭＯＳＦＥＴである場合、デバイスが全て、同じ基板に
同時に形成されるので、温度の影響が最小になるだけで
なく、プロセスの中には温度とは無関係なものも生じる
。
じタイプである場合には、タイミングに対する温度の影
響は最小になり、例えば、電界効果トランジスタが集積
ＭＯＳＦＥＴである場合、デバイスが全て、同じ基板に
同時に形成されるので、温度の影響が最小になるだけで
なく、プロセスの中には温度とは無関係なものも生じる
。
【０００８】本発明の特定の形態に関連して後述するよ
うに、タイミング回路は、電力供給がゼロまで減少する
環境において正確な時間間隔が必要とされるディスク・
ドライブ・システムに有効に組み込むことができる。
うに、タイミング回路は、電力供給がゼロまで減少する
環境において正確な時間間隔が必要とされるディスク・
ドライブ・システムに有効に組み込むことができる。
【０００９】
【実施例】本発明は、さまざまな修正を施すことができ
、さまざまな代替形態をとることが可能であるが、例示
のため、図面にはその特定の実施例が示されており、こ
こに、その詳細について述べるものとする。ただし、そ
れは、本発明を開示の特定の形態に制限しようとするも
のでなく、逆に、本発明は、付属の請求範囲によって定
義される本発明の精神及び範囲内にある全ての修正、相
当物、及び、代替案を含むものであるのはもちろんであ
る。
、さまざまな代替形態をとることが可能であるが、例示
のため、図面にはその特定の実施例が示されており、こ
こに、その詳細について述べるものとする。ただし、そ
れは、本発明を開示の特定の形態に制限しようとするも
のでなく、逆に、本発明は、付属の請求範囲によって定
義される本発明の精神及び範囲内にある全ての修正、相
当物、及び、代替案を含むものであるのはもちろんであ
る。
【００１０】まず図１を参照すると、タイミング回路１
１は、タイミング制御回路１２からタイミング・シーケ
ンスの開始信号を受信して、端子１３からタイミング間
隔の開始を意味する出力信号を送り出し、端子１４から
タイミング間隔の終了を表わす信号を送り出す。タイミ
ング間隔の開始から終了までの長さは、抵抗器１６とコ
ンデンサ１７から成るＲＣネットワークと、ダイオード
接続された一連のトランジスタ１８〜２２のしきい値電
圧の合計と制御トランジスタ２３のしきい値電圧との比
によってほぼ決まる。
１は、タイミング制御回路１２からタイミング・シーケ
ンスの開始信号を受信して、端子１３からタイミング間
隔の開始を意味する出力信号を送り出し、端子１４から
タイミング間隔の終了を表わす信号を送り出す。タイミ
ング間隔の開始から終了までの長さは、抵抗器１６とコ
ンデンサ１７から成るＲＣネットワークと、ダイオード
接続された一連のトランジスタ１８〜２２のしきい値電
圧の合計と制御トランジスタ２３のしきい値電圧との比
によってほぼ決まる。
【００１１】タイミング制御回路１２の出力が低出力か
ら高出力に遷移すると、一連のトランジスタ１８〜２２
の上にあるトランジスタ２４がオフになり、一連のトラ
ンジスタ１８〜２２の下にあるトランジスタ２５がオン
になる。この結果、一連のトランジスタの上のノード２
６から供給電圧が取り除かれ、一連のトランジスタが、
アースに接続されたノードに接続される。
ら高出力に遷移すると、一連のトランジスタ１８〜２２
の上にあるトランジスタ２４がオフになり、一連のトラ
ンジスタ１８〜２２の下にあるトランジスタ２５がオン
になる。この結果、一連のトランジスタの上のノード２
６から供給電圧が取り除かれ、一連のトランジスタが、
アースに接続されたノードに接続される。
【００１２】タイミング制御回路１２からの信号より前
に、ＰＭＯＳ電界効果トランジスタであるトランジスタ
２４を介して、正の供給電圧＋Ｖが結合され、コンデン
サ１７及びノード２６の供給電圧が維持される。この電
圧は、トランジスタ１８〜２２のしきい値電圧の合計よ
り高い。タイミング制御信号の前に、やはり、ノード２
６の電圧によって、トランジスタ２３がオンになり、端
子１４における出力が低出力に保たれる。トランジスタ
２３、トランジスタ２５、２８、２９、及び、トランジ
スタ１８〜２２は、ＮＭＯＳ電界効果トランジスタであ
る。
に、ＰＭＯＳ電界効果トランジスタであるトランジスタ
２４を介して、正の供給電圧＋Ｖが結合され、コンデン
サ１７及びノード２６の供給電圧が維持される。この電
圧は、トランジスタ１８〜２２のしきい値電圧の合計よ
り高い。タイミング制御信号の前に、やはり、ノード２
６の電圧によって、トランジスタ２３がオンになり、端
子１４における出力が低出力に保たれる。トランジスタ
２３、トランジスタ２５、２８、２９、及び、トランジ
スタ１８〜２２は、ＮＭＯＳ電界効果トランジスタであ
る。
【００１３】タイミング制御回路１２からの信号を受信
すると、トランジスタ２５がオンになり、一連のトラン
ジスタ１８〜２２の下部がアースに接続される。ノード
２６の電圧は、トランジスタ２５のターン・オン及びト
ランジスタ２４のターン・オフに応答して、トランジス
タ１８〜２２のしきい値電圧の合計レベルまで急速に降
下する。一連のトランジスタに電流が流れて、ノード２
６の電圧がこのレベルまで降下すると、トランジスタ２
２を含むトランジスタに電流が流れる。トランジスタ２
２に電流が流れると、トランジスタ２８に電流が流れ、
端子１３の電圧がパルス状に低電圧になる。一連のトラ
ンジスタ１８〜２２に短時間電流が流れると、端子１３
の電圧が高電圧に戻り、トランジスタ２８は、もう１度
不導通状態になる。
すると、トランジスタ２５がオンになり、一連のトラン
ジスタ１８〜２２の下部がアースに接続される。ノード
２６の電圧は、トランジスタ２５のターン・オン及びト
ランジスタ２４のターン・オフに応答して、トランジス
タ１８〜２２のしきい値電圧の合計レベルまで急速に降
下する。一連のトランジスタに電流が流れて、ノード２
６の電圧がこのレベルまで降下すると、トランジスタ２
２を含むトランジスタに電流が流れる。トランジスタ２
２に電流が流れると、トランジスタ２８に電流が流れ、
端子１３の電圧がパルス状に低電圧になる。一連のトラ
ンジスタ１８〜２２に短時間電流が流れると、端子１３
の電圧が高電圧に戻り、トランジスタ２８は、もう１度
不導通状態になる。
【００１４】タイミング・シーケンスの間動作状態にと
どまる電源＋Ｖ′から端子１３及び１４に、プル・アッ
プ電圧が印加される。供給電圧Ｖ′は、タイミング間隔
の間動作するのに十分なエネルギの蓄積能力を有する程
度の電源によって得ることができる。ディスク・ドライ
ブの場合、ディスク・ドライブのスピンドル・モータか
らタップでエネルギを取り出すことによって、供給電圧
を得ることができる。供給電圧Ｖ′は、タイミング制御
回路１２によっても用いられる。例示の回路の場合、ト
ランジスタ２４に結合された供給電圧Ｖは、タイミング
間隔の開始時に生じるだけでよく、その後は不必要であ
る。
どまる電源＋Ｖ′から端子１３及び１４に、プル・アッ
プ電圧が印加される。供給電圧Ｖ′は、タイミング間隔
の間動作するのに十分なエネルギの蓄積能力を有する程
度の電源によって得ることができる。ディスク・ドライ
ブの場合、ディスク・ドライブのスピンドル・モータか
らタップでエネルギを取り出すことによって、供給電圧
を得ることができる。供給電圧Ｖ′は、タイミング制御
回路１２によっても用いられる。例示の回路の場合、ト
ランジスタ２４に結合された供給電圧Ｖは、タイミング
間隔の開始時に生じるだけでよく、その後は不必要であ
る。
【００１５】ノード２６とノード２７間における電位が
降下して、トランジスタ１８〜２２のしきい値電圧の合
計に等しい値になり、また、端子１３にパルスが生じた
後に、コンデンサ１７は、抵抗器１６を介して、下記の
式に従って放電を開始する：（１） Ｖ（ｔ）＝５（Ｖ
ｔ）ｅｘｐ（−ｔ／Ｃ（Ｒ１６）（Ｃ１７））−（Ｉｂ
ｉａｓ／Ｃ１７）ｔ
降下して、トランジスタ１８〜２２のしきい値電圧の合
計に等しい値になり、また、端子１３にパルスが生じた
後に、コンデンサ１７は、抵抗器１６を介して、下記の
式に従って放電を開始する：（１） Ｖ（ｔ）＝５（Ｖ
ｔ）ｅｘｐ（−ｔ／Ｃ（Ｒ１６）（Ｃ１７））−（Ｉｂ
ｉａｓ／Ｃ１７）ｔ
【００１６】この式では、トランジスタ１８〜２２及び
２３が、同じしきい値を有するものと仮定されているが
、これは、デバイスの整合がとれる場合、あるいは、特
に、トランジスタ１８〜２２及びトランジスタ２３が同
じ基板に集積されている場合にあてはまる。
２３が、同じしきい値を有するものと仮定されているが
、これは、デバイスの整合がとれる場合、あるいは、特
に、トランジスタ１８〜２２及びトランジスタ２３が同
じ基板に集積されている場合にあてはまる。
【００１７】この式において、Ｉｂｉａｓは、タイミン
グ回路が必要とするバイアス電流である。タイミング間
隔の開始後、トランジスタ２９及びトランジスタ２４が
オフであり、ノード２６の電圧Ｖ（ｔ）が５Ｖｔ未満に
なるので、トランジスタ１８〜２２も、オフになる。従
って、必要なバイアス電流は、トランジスタ１８〜２２
、及び、トランジスタ２３のゲートの漏れ電流でしかな
く、極めてわずかである。 従って、タイミング式は、バイアス電流を含む第２項を
除去することによって単純化することができる。
グ回路が必要とするバイアス電流である。タイミング間
隔の開始後、トランジスタ２９及びトランジスタ２４が
オフであり、ノード２６の電圧Ｖ（ｔ）が５Ｖｔ未満に
なるので、トランジスタ１８〜２２も、オフになる。従
って、必要なバイアス電流は、トランジスタ１８〜２２
、及び、トランジスタ２３のゲートの漏れ電流でしかな
く、極めてわずかである。 従って、タイミング式は、バイアス電流を含む第２項を
除去することによって単純化することができる。
【００１８】タイミング間隔の間、ノード２６の電圧は
、降下して、トランジスタ２３のしきい値電圧Ｖｔにな
るまで、５Ｖｔから指数関数的に減衰する。この時点で
、端子１４の電圧は、もはやトランジスタ２３によって
低電圧に保持されないので解除される。電圧が、端子１
４において上昇し始めると、これによって、トランジス
タ２９がオンになり、トランジスタ２３をオフにするた
めのターン・オフ利得が得られ、ターン・オフ・エッジ
が鋭くなる。
、降下して、トランジスタ２３のしきい値電圧Ｖｔにな
るまで、５Ｖｔから指数関数的に減衰する。この時点で
、端子１４の電圧は、もはやトランジスタ２３によって
低電圧に保持されないので解除される。電圧が、端子１
４において上昇し始めると、これによって、トランジス
タ２９がオンになり、トランジスタ２３をオフにするた
めのターン・オフ利得が得られ、ターン・オフ・エッジ
が鋭くなる。
【００１９】Ｖ（ｔ）をＶｔに等しくなるように設定し
、ｔについて式（１）を解くと、該回路に関するタイミ
ング間隔を求めることができる。ｔの値は、−Ｒ１６×
Ｃ１７×ｌｎ（１／５）である。一般的な場合、時間間
隔は、抵抗器１６の抵抗、コンデンサ１７の容量、及び
、トランジスタ１８〜２２といった一連のデバイスにお
けるデバイス数の自然対数の積である。
、ｔについて式（１）を解くと、該回路に関するタイミ
ング間隔を求めることができる。ｔの値は、−Ｒ１６×
Ｃ１７×ｌｎ（１／５）である。一般的な場合、時間間
隔は、抵抗器１６の抵抗、コンデンサ１７の容量、及び
、トランジスタ１８〜２２といった一連のデバイスにお
けるデバイス数の自然対数の積である。
【００２０】タイミング回路１１は、Ｒ１６、Ｃ１７、
及び、回路内で直列をなすデバイスの数で決まる乗率に
よって定まる遅延時間を設定する。デバイスのしきい値
電圧比の精度は、同様のコンポーネントの整合によって
決まり、集積回路の形態をとる場合、この比は、温度に
よく追従するはずである。一般的な場合には、この比は
、トランジスタ１８〜２２の機能を果たす一連のデバイ
スのしきい値電圧の合計対トランジスタ２３の機能を果
たす１つまたは複数のデバイスのしきい値電圧の比であ
る。
及び、回路内で直列をなすデバイスの数で決まる乗率に
よって定まる遅延時間を設定する。デバイスのしきい値
電圧比の精度は、同様のコンポーネントの整合によって
決まり、集積回路の形態をとる場合、この比は、温度に
よく追従するはずである。一般的な場合には、この比は
、トランジスタ１８〜２２の機能を果たす一連のデバイ
スのしきい値電圧の合計対トランジスタ２３の機能を果
たす１つまたは複数のデバイスのしきい値電圧の比であ
る。
【００２１】開示したタイミング回路、及び、抵抗器１
６及びコンデンサ１７に関して標準値の表面取付けコン
ポーネントを用いることによって、比較的長い時間間隔
が得られる。例えば、抵抗器１６が１メグオームで、コ
ンデンサ１７が０．１μＦの場合、遅延時間は約１６０
ｍｓｅｃになる。自然対数の係数値は、例えば、ノード
間において一連のストリングをなすデバイス数を変更す
ることによって変えることができる。
６及びコンデンサ１７に関して標準値の表面取付けコン
ポーネントを用いることによって、比較的長い時間間隔
が得られる。例えば、抵抗器１６が１メグオームで、コ
ンデンサ１７が０．１μＦの場合、遅延時間は約１６０
ｍｓｅｃになる。自然対数の係数値は、例えば、ノード
間において一連のストリングをなすデバイス数を変更す
ることによって変えることができる。
【００２２】出力１３及び１４をプル・アップする電圧
Ｖ′は、その端子に検出可能な信号を発生するのに十分
な長さだけ持続すればよい。既述のように、タイミング
操作が開始すると、電圧Ｖは不要になる。ノード２６の
電圧に関する開始点と終了点は、デバイスのしきい値電
圧によって決まり、電力供給値によって決まるわけでは
ないので、タイミング回路は、供給電圧とは無関係であ
る。
Ｖ′は、その端子に検出可能な信号を発生するのに十分
な長さだけ持続すればよい。既述のように、タイミング
操作が開始すると、電圧Ｖは不要になる。ノード２６の
電圧に関する開始点と終了点は、デバイスのしきい値電
圧によって決まり、電力供給値によって決まるわけでは
ないので、タイミング回路は、供給電圧とは無関係であ
る。
【００２３】ここで図２を参照すると、別個に示されて
いる本タイミング回路１１を除くディスク・ドライブ・
システム３１は、本発明に関連する部分に、スピンドル
・モータ及び関連制御装置３２、ヘッド・アクチュエー
タ・ドライバ３３、及び、ヘッド・アクチュエータ３４
を含んでいる。タイミング回路１１は、図１のタイミン
グ制御装置１２に匹敵するブレーキ制御装置３６からブ
レーキ制御信号を受信する。タイミング回路１１は、図
１に関連して述べたように、ブレーキ制御信号に応答し
て、端子１３から“ブレーキ開始”信号を送り出し、端
子１４から“引き戻し”／“ブレーキ停止”信号を送り
出す。アクチュエータ・ドライバ３３は、タイミング回
路１１の端子１３からのブレーキ信号に応答して、ヘッ
ド・アクチュエータ・モータの制動を開始し、ディスク
・ドライブ・ヘッドの動作を停止させる。例えば、５０
ｍｓｅｃといったタイミング間隔がタイミング回路１１
によって設定されると、タイミング信号が端子１４から
アクチュエータ・ドライバ３３に加えられる。ヘッド・
アクチュエータ・ドライバ３３は、端子１４からの信号
に応答して、制動サイクルを終了し、エネルギを加えて
、ヘッドを引き戻す。ディスク・ドライブ・ヘッドを引
き戻すエネルギは、スピンドル・モータの逆起電力によ
って与えられる。端子１３及び１４に関するプル・アッ
プ供給電圧も、例示のシステムにおけるスピンドル・モ
ータの逆起電力によって与えられる。エネルギは、スピ
ンドル・モータに制動をかける前に、ヘッドを引き戻せ
るようにするのに十分な時間だけ供給することができる
。スピンドル・モータに対して制動をかける前のこの時
間も、回路１１に似たタイミング回路を利用して、タイ
ミングをとることができる。
いる本タイミング回路１１を除くディスク・ドライブ・
システム３１は、本発明に関連する部分に、スピンドル
・モータ及び関連制御装置３２、ヘッド・アクチュエー
タ・ドライバ３３、及び、ヘッド・アクチュエータ３４
を含んでいる。タイミング回路１１は、図１のタイミン
グ制御装置１２に匹敵するブレーキ制御装置３６からブ
レーキ制御信号を受信する。タイミング回路１１は、図
１に関連して述べたように、ブレーキ制御信号に応答し
て、端子１３から“ブレーキ開始”信号を送り出し、端
子１４から“引き戻し”／“ブレーキ停止”信号を送り
出す。アクチュエータ・ドライバ３３は、タイミング回
路１１の端子１３からのブレーキ信号に応答して、ヘッ
ド・アクチュエータ・モータの制動を開始し、ディスク
・ドライブ・ヘッドの動作を停止させる。例えば、５０
ｍｓｅｃといったタイミング間隔がタイミング回路１１
によって設定されると、タイミング信号が端子１４から
アクチュエータ・ドライバ３３に加えられる。ヘッド・
アクチュエータ・ドライバ３３は、端子１４からの信号
に応答して、制動サイクルを終了し、エネルギを加えて
、ヘッドを引き戻す。ディスク・ドライブ・ヘッドを引
き戻すエネルギは、スピンドル・モータの逆起電力によ
って与えられる。端子１３及び１４に関するプル・アッ
プ供給電圧も、例示のシステムにおけるスピンドル・モ
ータの逆起電力によって与えられる。エネルギは、スピ
ンドル・モータに制動をかける前に、ヘッドを引き戻せ
るようにするのに十分な時間だけ供給することができる
。スピンドル・モータに対して制動をかける前のこの時
間も、回路１１に似たタイミング回路を利用して、タイ
ミングをとることができる。
【００２４】
【発明の効果】タイミング回路のタイミングが供給電圧
とは無関係になり、温度の変動とはほぼ無関係になる。
とは無関係になり、温度の変動とはほぼ無関係になる。
【図１】本発明によるタイミング回路の回路図である。
【図２】図１のタイミング回路を組み込んだディスク・
ドライブ・システムの略図である。
ドライブ・システムの略図である。
１１． タイミング回路
１２． タイミング制御回路
１３． 端子
１４． 端子
１６． 抵抗器
１７． コンデンサ
１８． トランジスタ
１９． トランジスタ
２０． トランジスタ
２１． トランジスタ
２２． トランジスタ
２３． トランジスタ
２４． トランジスタ
２５． トランジスタ
２６． ノード
２８． トランジスタ
２９． トランジスタ
３１． ディスク・ドライブ・システム３２． スピン
ドル・モータ及び関連制御装置３３． ヘッド・アクチ
ュエータ・ドライバ３４． ヘッド・アクチュエータ ３６． ブレーキ制御装置
ドル・モータ及び関連制御装置３３． ヘッド・アクチ
ュエータ・ドライバ３４． ヘッド・アクチュエータ ３６． ブレーキ制御装置
Claims (6)
- 【請求項１】直列にダイオード接続され、第１の電位に
ある第１のノードと第２の電位にある第２のノードの間
に結合された複数のトランジスタと、タイミング間隔の
開始前に第１のノードに電気エネルギを供給する手段と
、タイミング間隔の間に、第１のノードに関する放電率
をほぼ設定する放電経路と、第１のノードに結合された
制御電極と、第２のノードに結合された第１の導通電極
とを備え、上記第１のノードと第２のノードとの電位差
が、電位差がそれ自体のしきい値電圧を超える時、導通
状態にある制御トランジスタと、上記制御トランジスタ
の第２の導通電極に電気エネルギを供給する手段と、第
１のノードに対するエネルギの供給を除去することによ
って、タイミング間隔を開始し、上記第１のノードと第
２のノードとの電位差を上記複数のトランジスタのしき
い電圧を合計した値に設定して、放電間隔中に、第２の
ノードに対する第１のノードの放電率を上記放電経路に
よって設定し、また、放電時間が、上記放電率及び上記
複数のトランジスタのしきい値電圧を合計した値と上記
制御トランジスタのしきい値との比によって定まるよう
にし、第１のノードと第２のノードとの間の電位が前記
トランジスタのしきい値電圧に達した時、タイミング間
隔を終了させて上記制御トランジスタの導通電極間に電
位が生じ始めるようにする手段から構成される、自己バ
イアス・タイミング回路。 - 【請求項２】上記制御トランジスタが、電界効果トラン
ジスタであることを特徴とする、請求項１に記載の自己
バイアス・タイミング回路。 - 【請求項３】上記複数のトランジスタと上記制御トラン
ジスタが、集積ＭＯＳＦＥＴであることを特徴とする、
請求項１に記載の自己バイアス・タイミング回路。 - 【請求項４】上記放電経路が、上記第１のノードと第２
のノード間において並列に接続される抵抗器及びコンデ
ンサから構成されることを特徴とする、請求項１に記載
の自己バイアス・タイミング回路。 - 【請求項５】第１のノードと第２のノード間における電
位が、上記制御トランジスタのしきい値電圧よりも低く
なった時、上記制御トランジスタを不導通状態に保持す
る手段を有することを特徴とする、請求項１に記載の自
己バイアス・タイミング回路。 - 【請求項６】第１のノード及び第２のノードと、タイミ
ング間隔の開始前に、少なくとも１つのノードに電気エ
ネルギを供給して、ノード間に電位差を生じさせる手段
と、電気エネルギの供給が除去された時、第１のノード
と第２のノード間に初期電位を確立する手段と、タイミ
ング間隔中に、第２のノードに対応する第１のノードの
放電率を設定する放電経路と、第１のノードに結合され
た高インピーダンス制御電極、第２のノードに結合され
た第１の導通電極及び第２の導通電極を備え、タイミン
グ間隔の開始時における第１のノードと第２のノードと
の電位差が上記初期電位にある時そのしきい値電圧を越
えて導通状態を保つスイッチと、上記スイッチの第２の
導通電極に電気エネルギを供給し、上記スイッチが不導
通状態時に上記スイッチの第２の導通電極に上記第１の
導通電極に対して電位を生じさせる手段と、電気エネル
ギの供給を除去することによって、タイミングの間隔を
開始し、上記第１のノードと第２のノードとの電位差を
上記初期電位に設定し、放電間隔中に、第２のノードに
対する第１のノードの放電率を上記放電経路によって設
定し、また、放電時間が上記放電率及び上記初期電位と
上記スイッチのしきい値電圧の比によって定まるように
し、上記第１のノードと第２のノードとの間の電位が上
記スイッチのしきい値電圧に達した時、タイミング間隔
を終了させて上記スイッチを不導通状態にし、上記スイ
ッチの導通電極間に電位を生じさせる手段から構成され
る、自己バイアス・タイミング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US592156 | 1984-03-22 | ||
| US07/592,156 US5128568A (en) | 1990-10-03 | 1990-10-03 | Self-biasing timing circuit for achieving long time delays |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227114A true JPH04227114A (ja) | 1992-08-17 |
| JPH0770980B2 JPH0770980B2 (ja) | 1995-07-31 |
Family
ID=24369541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3199913A Expired - Lifetime JPH0770980B2 (ja) | 1990-10-03 | 1991-07-16 | 自己バイアス・タイミング回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5128568A (ja) |
| EP (1) | EP0479699A3 (ja) |
| JP (1) | JPH0770980B2 (ja) |
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| JPH0188528U (ja) * | 1987-12-03 | 1989-06-12 |
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1990
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-
1991
- 1991-07-16 JP JP3199913A patent/JPH0770980B2/ja not_active Expired - Lifetime
- 1991-08-29 EP EP19910480129 patent/EP0479699A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0188528U (ja) * | 1987-12-03 | 1989-06-12 |
Also Published As
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|---|---|
| JPH0770980B2 (ja) | 1995-07-31 |
| EP0479699A2 (en) | 1992-04-08 |
| EP0479699A3 (en) | 1993-06-02 |
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