JPH04227116A - プログラマブル論理セル - Google Patents
プログラマブル論理セルInfo
- Publication number
- JPH04227116A JPH04227116A JP3193423A JP19342391A JPH04227116A JP H04227116 A JPH04227116 A JP H04227116A JP 3193423 A JP3193423 A JP 3193423A JP 19342391 A JP19342391 A JP 19342391A JP H04227116 A JPH04227116 A JP H04227116A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- programmable logic
- master
- series
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
- H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- Biophysics (AREA)
- Neurology (AREA)
- Artificial Intelligence (AREA)
- Computational Linguistics (AREA)
- Data Mining & Analysis (AREA)
- Evolutionary Computation (AREA)
- General Health & Medical Sciences (AREA)
- Molecular Biology (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、論理をその動作の最初
に設定することができ、動作中に変更することのできる
プログラマブル論理デバイスに係るものである。多数の
これらのデバイスは、一個のデバイスからの出力が別の
デバイスの内部論理を変更することが可能であるように
、共に接続されている。
に設定することができ、動作中に変更することのできる
プログラマブル論理デバイスに係るものである。多数の
これらのデバイスは、一個のデバイスからの出力が別の
デバイスの内部論理を変更することが可能であるように
、共に接続されている。
【０００２】
【従来の技術】プログラマブル論理アレイ又はゲートア
レイは、一時の間は周知とされていた。これらのアレイ
によって、設計者は、論理回路の設計時に注文に応じた
設計に頼るよりはむしろ、少数の標準コンポーネントを
使用することが可能である。かかるアレイは、例えば、
ＸＩＬＩＮＸ社による製品である。この会社のＣＭＯＳ
ベースのＸＣ３０００論理セル（ＣＭＯＳ−ｂａｓｅｄ
ＸＣ３０００ Ｌｏｇｉｃ Ｃｅｌｌ・商標名）のア
レイファミリーにおいて、アレイの機能は、構成メモリ
ーセルの内部分散型アレイにロードされる構成プログラ
ムによって設定される。かかる構成プログラムは、パワ
ーアップでアレイにロードされて、コマンドにより再ロ
ードされる。プログラムデータは、アプリケーション回
路基板又はフロッピーディスクもしくはハードディスク
上のＥＥＰＲＯＭ（電気的消去書き込み可能型ＲＯＭ）
か、ＥＰＲＯＭ（消去可能型ＲＯＭ）か、ＲＯＭのどれ
かにおける論理セルの外部に存在する。セル内の論理は
、必要な場合いつでも変更することができるが、これは
、変更が実行されている間は回路の現在の動作を停止す
ることを意味する。
レイは、一時の間は周知とされていた。これらのアレイ
によって、設計者は、論理回路の設計時に注文に応じた
設計に頼るよりはむしろ、少数の標準コンポーネントを
使用することが可能である。かかるアレイは、例えば、
ＸＩＬＩＮＸ社による製品である。この会社のＣＭＯＳ
ベースのＸＣ３０００論理セル（ＣＭＯＳ−ｂａｓｅｄ
ＸＣ３０００ Ｌｏｇｉｃ Ｃｅｌｌ・商標名）のア
レイファミリーにおいて、アレイの機能は、構成メモリ
ーセルの内部分散型アレイにロードされる構成プログラ
ムによって設定される。かかる構成プログラムは、パワ
ーアップでアレイにロードされて、コマンドにより再ロ
ードされる。プログラムデータは、アプリケーション回
路基板又はフロッピーディスクもしくはハードディスク
上のＥＥＰＲＯＭ（電気的消去書き込み可能型ＲＯＭ）
か、ＥＰＲＯＭ（消去可能型ＲＯＭ）か、ＲＯＭのどれ
かにおける論理セルの外部に存在する。セル内の論理は
、必要な場合いつでも変更することができるが、これは
、変更が実行されている間は回路の現在の動作を停止す
ることを意味する。
【０００３】ニューラル又はニューロナル論理デバイス
が、昨今になって注目されてきた。これらのデバイスは
、論理デバイスへの入力値に重み付けし、すべての入力
の関数である出力を生成することによって動作する。 この一例は図１に示されるデバイスによって示されてお
り、その出力は１又は０であるが、入力は種々の値をと
るものである。例えば、入力１（ｉ１）は０．８、入力
２（ｉ２）は０．６、入力３（ｉ３）は０．１、入力４
（ｉ４）は０．４の重み値をそれぞれ有する。そして、
次のように決定することができる： ｉ１＋ｉ２＋ｉ３＋ｉ４＞１の場合、出力＝１、他の場
合、出力＝０
が、昨今になって注目されてきた。これらのデバイスは
、論理デバイスへの入力値に重み付けし、すべての入力
の関数である出力を生成することによって動作する。 この一例は図１に示されるデバイスによって示されてお
り、その出力は１又は０であるが、入力は種々の値をと
るものである。例えば、入力１（ｉ１）は０．８、入力
２（ｉ２）は０．６、入力３（ｉ３）は０．１、入力４
（ｉ４）は０．４の重み値をそれぞれ有する。そして、
次のように決定することができる： ｉ１＋ｉ２＋ｉ３＋ｉ４＞１の場合、出力＝１、他の場
合、出力＝０
【０００４】このデバイスの真理値表は、図２に示され
た形となっている。個別の入力の重み付けをフィードバ
ック機構を用いて変更することが可能であり、デバイス
は、一連の入力に応答する必要な出力を与えるために各
入力の重み付けを変更する「学習」プロセスを行なうこ
とができる。かかるプロセスは、人間の頭脳の学習プロ
セスの模倣であり、それによって、名称となる。学習の
動作は、独文の文献、即ち、ＣＨＩＰ， Ｎｒ ４，
Ａｐｒｉｌ １９９０、の１１〜１６頁の「Ａｕｆ ｄ
ｅｍ Ｗｅｇ ｚｕｒ Ｄｅｎｋｍａｓｃｈｉｎｅ（頭
脳マシンの方法について）」（トーマス著）において、
詳細に述べられている。
た形となっている。個別の入力の重み付けをフィードバ
ック機構を用いて変更することが可能であり、デバイス
は、一連の入力に応答する必要な出力を与えるために各
入力の重み付けを変更する「学習」プロセスを行なうこ
とができる。かかるプロセスは、人間の頭脳の学習プロ
セスの模倣であり、それによって、名称となる。学習の
動作は、独文の文献、即ち、ＣＨＩＰ， Ｎｒ ４，
Ａｐｒｉｌ １９９０、の１１〜１６頁の「Ａｕｆ ｄ
ｅｍ Ｗｅｇ ｚｕｒ Ｄｅｎｋｍａｓｃｈｉｎｅ（頭
脳マシンの方法について）」（トーマス著）において、
詳細に述べられている。
【０００５】再構成可能なニューラルネットワークは、
１９９０年度の国際ソリッドステートサーキット会議（
１９９０ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ
）において提案された（Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ
ｒｓ， ３３， １４４−１４５頁の「Ａ ｒｅｃｏｎ
ｆｉｇｕｒａｂｌｅ ＣＭＯＳ ｎｅｕｒａｌ Ｎｅｔ
ｗｏｒｋ」グラフ等著、参照）。かかるデバイスでは、
個別の「ニューロン」の出力電流はワイヤ上で合計され
、その結果は、出力を与えるために基準値と比較される
。各ニューロンからの電流の量は、スイッチを用いてニ
ューロン内の各ＦＥＴトランジスタの幅をプログラム作
成することによって変更（重み付け）される。この例の
場合、ネットワークの最終出力は、基準電流値を変える
か、又は各ニューロン出力の電流の量を変化させるかの
どちらかの方法によって、変更させてもよい。しかしな
がら、デバイスの論理はネットワーク内のハードワイヤ
リングによって設定される。
１９９０年度の国際ソリッドステートサーキット会議（
１９９０ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ
）において提案された（Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ
ｒｓ， ３３， １４４−１４５頁の「Ａ ｒｅｃｏｎ
ｆｉｇｕｒａｂｌｅ ＣＭＯＳ ｎｅｕｒａｌ Ｎｅｔ
ｗｏｒｋ」グラフ等著、参照）。かかるデバイスでは、
個別の「ニューロン」の出力電流はワイヤ上で合計され
、その結果は、出力を与えるために基準値と比較される
。各ニューロンからの電流の量は、スイッチを用いてニ
ューロン内の各ＦＥＴトランジスタの幅をプログラム作
成することによって変更（重み付け）される。この例の
場合、ネットワークの最終出力は、基準電流値を変える
か、又は各ニューロン出力の電流の量を変化させるかの
どちらかの方法によって、変更させてもよい。しかしな
がら、デバイスの論理はネットワーク内のハードワイヤ
リングによって設定される。
【０００６】
【発明の概要】ここに述べる本発明は、これらの従来技
術要素の全てを新規に組み合わせたものである。本発明
は、一連の論理セルから成るものであり、その内部論理
は、パワーアップで所望の論理値に設定することのでき
るものである。動作中に、セルへの入力数を変化させる
と、その内部論理が変わる。セルの機能を変更するため
のコマンドは、オフ−チッププロセッサから供給された
り、他のセルの論理動作の結果として供給されるもので
あってもよい。セルは、特定の入力を受信すると、ある
値をとるように調整できる出力のあるネットワークを形
成するために、互いに接続される。
術要素の全てを新規に組み合わせたものである。本発明
は、一連の論理セルから成るものであり、その内部論理
は、パワーアップで所望の論理値に設定することのでき
るものである。動作中に、セルへの入力数を変化させる
と、その内部論理が変わる。セルの機能を変更するため
のコマンドは、オフ−チッププロセッサから供給された
り、他のセルの論理動作の結果として供給されるもので
あってもよい。セルは、特定の入力を受信すると、ある
値をとるように調整できる出力のあるネットワークを形
成するために、互いに接続される。
【０００７】
【実施例】図３及び図４はプログラマブルニューラル論
理セルの内部回路を示し（図３と図４をそれぞれ点線部
分でつなげることによって、一つの回路図となる）、４
個の入力（Ａ、Ｂ、Ｃ、Ｆ１）１０２、１０４、１０６
、１０８から成るものであって、これらの入力は、マス
タ−スレーブラッチ２１２、２１４、２１６、２１８か
ら送られてくる別の入力を備えたゲート１２２、１２４
、１２６、１２８に対し送られる。これらのラッチを集
合してインバート制御と称する。ラッチ２１２、２１４
、２１６、２１８に含まれる値によって、ゲート１２２
、１２４、１２６、１２８からの出力は、入力値Ａ、Ｂ
、Ｃ、Ｆ１又はそれらの逆のどちらかとなる。ゲート１
２２、１２４、１２６、１２８の内部構造は図５に示さ
れる。各ゲートは、２個のインバータ１３２、１３４と
、２個のＡＮＤゲート１３６、１３８とＯＲゲート１３
９とから成る。入力は、ライン１３０から供給され、マ
スタ−スレーブラッチ２１２、２１４、２１６、２１８
で保持される値はライン１３１から供給される。ゲート
の出力はＯＲゲート１３９によって生成される。回路の
論理を考慮することによって、０の値がラッチ２１２、
２１４、２１６、２１８から供給される場合、ゲートの
出力はその入力１３０と同一である。しかしながら、ラ
イン１３１がそこで１の値をもつと、出力は入力１３０
の逆となる。
理セルの内部回路を示し（図３と図４をそれぞれ点線部
分でつなげることによって、一つの回路図となる）、４
個の入力（Ａ、Ｂ、Ｃ、Ｆ１）１０２、１０４、１０６
、１０８から成るものであって、これらの入力は、マス
タ−スレーブラッチ２１２、２１４、２１６、２１８か
ら送られてくる別の入力を備えたゲート１２２、１２４
、１２６、１２８に対し送られる。これらのラッチを集
合してインバート制御と称する。ラッチ２１２、２１４
、２１６、２１８に含まれる値によって、ゲート１２２
、１２４、１２６、１２８からの出力は、入力値Ａ、Ｂ
、Ｃ、Ｆ１又はそれらの逆のどちらかとなる。ゲート１
２２、１２４、１２６、１２８の内部構造は図５に示さ
れる。各ゲートは、２個のインバータ１３２、１３４と
、２個のＡＮＤゲート１３６、１３８とＯＲゲート１３
９とから成る。入力は、ライン１３０から供給され、マ
スタ−スレーブラッチ２１２、２１４、２１６、２１８
で保持される値はライン１３１から供給される。ゲート
の出力はＯＲゲート１３９によって生成される。回路の
論理を考慮することによって、０の値がラッチ２１２、
２１４、２１６、２１８から供給される場合、ゲートの
出力はその入力１３０と同一である。しかしながら、ラ
イン１３１がそこで１の値をもつと、出力は入力１３０
の逆となる。
【０００８】ゲート１２２、１２４、１２６、１２８か
らの出力は、個別のＡＮＤゲート１６２、１６４、１６
６、１６８に対し送られ、これらＡＮＤゲートの他の入
力は、マスタ−スレーブラッチ２２２、２２４、２２６
、２２８によって形成された「イネーブルコントロール
（使用可能制御）」から入力されるものである。
らの出力は、個別のＡＮＤゲート１６２、１６４、１６
６、１６８に対し送られ、これらＡＮＤゲートの他の入
力は、マスタ−スレーブラッチ２２２、２２４、２２６
、２２８によって形成された「イネーブルコントロール
（使用可能制御）」から入力されるものである。
【０００９】入力１０２、１０４、１０６、１０８又は
逆入力の中から１個を選択するこれらのゲートは使用可
能とされるので、セル内で動作される。これらのＡＮＤ
ゲート１６２、１６４、１６６、１６８からの出力は、
ＸＯＲゲート１７２、１７４又は１７９、及びＯＲゲー
ト１８２、１８４又は１８９の双方に対し送られる。次
に、最終ＸＯＲゲート１７９と最終ＯＲゲート１８９か
らの出力は、直接にブールデコーダ２５６に連結される
と共に、インバータ１９２、１９４を介してもブールデ
コーダ２５６に連結される。マスタ−スレーブラッチ２
５２、２５４は（スレーブ出力ラッチによって）ブール
デコーダ２５６に接続される。これらの値によって、４
個の出力の内の何れがデータシフトレジスタラッチ（Ｓ
ＲＬ）２３２に対し送られるかが決定されて、そして、
２３４でのセル出力Ｑを形成する。
逆入力の中から１個を選択するこれらのゲートは使用可
能とされるので、セル内で動作される。これらのＡＮＤ
ゲート１６２、１６４、１６６、１６８からの出力は、
ＸＯＲゲート１７２、１７４又は１７９、及びＯＲゲー
ト１８２、１８４又は１８９の双方に対し送られる。次
に、最終ＸＯＲゲート１７９と最終ＯＲゲート１８９か
らの出力は、直接にブールデコーダ２５６に連結される
と共に、インバータ１９２、１９４を介してもブールデ
コーダ２５６に連結される。マスタ−スレーブラッチ２
５２、２５４は（スレーブ出力ラッチによって）ブール
デコーダ２５６に接続される。これらの値によって、４
個の出力の内の何れがデータシフトレジスタラッチ（Ｓ
ＲＬ）２３２に対し送られるかが決定されて、そして、
２３４でのセル出力Ｑを形成する。
【００１０】かかる回路を熟慮することによって、４個
の入力についての可能な論理関数のすべてを実行するこ
とが可能であることが示される。ＸＯＲ又はＯＲの入力
結合を得るための方法は、回路の論理から明白であり、
ＡＮＤ関数は、ＡＮＤ動作の結果、Ｑ、が２つの方法で
表わせることを示すドモルガンの定理の結果を用いて得
られる： Ｑ＝Ａ ＡＮＤ Ｂ＝ＮＯＴ（ （ＮＯＴ Ａ）
ＯＲ （ＮＯＴ Ｂ） ）
の入力についての可能な論理関数のすべてを実行するこ
とが可能であることが示される。ＸＯＲ又はＯＲの入力
結合を得るための方法は、回路の論理から明白であり、
ＡＮＤ関数は、ＡＮＤ動作の結果、Ｑ、が２つの方法で
表わせることを示すドモルガンの定理の結果を用いて得
られる： Ｑ＝Ａ ＡＮＤ Ｂ＝ＮＯＴ（ （ＮＯＴ Ａ）
ＯＲ （ＮＯＴ Ｂ） ）
【００１１】この結果は、４
個（もしくはそれ以上の数の）入力の場合についても一
般化させることができる。 ここに述べられた論理回路は、入力（１２２、１２４、
１２６、１２８）と出力（１９２、１９４）を反転させ
るためのインバータを含むものであるので、回路がさら
にこの機能を実行できることが理解される。
個（もしくはそれ以上の数の）入力の場合についても一
般化させることができる。 ここに述べられた論理回路は、入力（１２２、１２４、
１２６、１２８）と出力（１９２、１９４）を反転させ
るためのインバータを含むものであるので、回路がさら
にこの機能を実行できることが理解される。
【００１２】動作が始まる前にセルを初期化することは
、どの入力が使用可能とされて、どれが反転するかを表
示するための値をインバート制御ラッチ２１２、２１４
、２１６、２１８と使用可能制御ラッチ２２２、２２４
、２２６、２２８へロードすることを意味する。ラッチ
は連鎖として相互に接続されるので、これは使用可能／
インバート−スキャンイン２００で必要な値を供給し、
各ラッチを介してそれらをクロックするという単純な問
題である。チップ上の配線を省くために、数個のセルの
インバート／使用可能制御ラッチが連鎖で相互に接続さ
れること（図３と図４に示されるような）によって、他
のセルに置かれるための値が使用可能／インバート−ス
キャンイン２００を使用して一個のセルにクロックイン
され、且つ使用可能／インバート−スキャンアウト２０
２を用いてその一個のセルにクロックアウトされること
が可能である。ブール選択ラッチ２５２、２５４とクロ
ック選択ＳＲＬ２５０は、同様の方法で、ブール−スキ
ャンイン２４０とブール−スキャンアウト２５８と、他
の接続ラインとを介してロードされる。
、どの入力が使用可能とされて、どれが反転するかを表
示するための値をインバート制御ラッチ２１２、２１４
、２１６、２１８と使用可能制御ラッチ２２２、２２４
、２２６、２２８へロードすることを意味する。ラッチ
は連鎖として相互に接続されるので、これは使用可能／
インバート−スキャンイン２００で必要な値を供給し、
各ラッチを介してそれらをクロックするという単純な問
題である。チップ上の配線を省くために、数個のセルの
インバート／使用可能制御ラッチが連鎖で相互に接続さ
れること（図３と図４に示されるような）によって、他
のセルに置かれるための値が使用可能／インバート−ス
キャンイン２００を使用して一個のセルにクロックイン
され、且つ使用可能／インバート−スキャンアウト２０
２を用いてその一個のセルにクロックアウトされること
が可能である。ブール選択ラッチ２５２、２５４とクロ
ック選択ＳＲＬ２５０は、同様の方法で、ブール−スキ
ャンイン２４０とブール−スキャンアウト２５８と、他
の接続ラインとを介してロードされる。
【００１３】ニューラル−スキャンイン２４６のライン
上のセル内に送られた信号は、ラッチ２４８からラッチ
２４９へクロックされて、次にニューラル−スキャンア
ウト２４７上の次のセルに送信される。ラッチ２４８は
、ブール選択ラッチ２５２、２５４に順々に接続されて
いるクロックモード選択２６２に接続され、そこでの値
によって、これらのラッチ２５２、２５４がブール−選
択１ライン２４２及びブール−選択２ライン２４４の入
力に応答するかどうかが決定される。クロックモード選
択２６０はラッチ２４９に接続され、ＳＲＬ２５０を制
御する。ＳＲＬ２５０に初期にロードされた値が、セル
動作（シフトモード）中に維持されるかどうか、又はク
ロック−選択入力ライン２５１による動作中（ニューロ
モード）に変更できるかどうか、が決定される。クロッ
ク選択ライン２５１は図９に示されたように先のセルの
出力に接続される。ＳＲＬ２５０の出力は、データＳＲ
Ｌ２３２を「システムクロックモード」又は「フラッシ
ュモード」のどちらかで動作させるようにするクロック
モード２６４に接続される。後者のモードの場合、マス
タ及びスレーブラッチはともに、動作中は継続的に活動
状態であって、データは次のクロックサイクルまでＳＲ
Ｌ２３２で保持されるよりはむしろ、セル間で直ちに転
送される。しかし、回路検査中において、セルはシステ
ムクロックモードで動作される。
上のセル内に送られた信号は、ラッチ２４８からラッチ
２４９へクロックされて、次にニューラル−スキャンア
ウト２４７上の次のセルに送信される。ラッチ２４８は
、ブール選択ラッチ２５２、２５４に順々に接続されて
いるクロックモード選択２６２に接続され、そこでの値
によって、これらのラッチ２５２、２５４がブール−選
択１ライン２４２及びブール−選択２ライン２４４の入
力に応答するかどうかが決定される。クロックモード選
択２６０はラッチ２４９に接続され、ＳＲＬ２５０を制
御する。ＳＲＬ２５０に初期にロードされた値が、セル
動作（シフトモード）中に維持されるかどうか、又はク
ロック−選択入力ライン２５１による動作中（ニューロ
モード）に変更できるかどうか、が決定される。クロッ
ク選択ライン２５１は図９に示されたように先のセルの
出力に接続される。ＳＲＬ２５０の出力は、データＳＲ
Ｌ２３２を「システムクロックモード」又は「フラッシ
ュモード」のどちらかで動作させるようにするクロック
モード２６４に接続される。後者のモードの場合、マス
タ及びスレーブラッチはともに、動作中は継続的に活動
状態であって、データは次のクロックサイクルまでＳＲ
Ｌ２３２で保持されるよりはむしろ、セル間で直ちに転
送される。しかし、回路検査中において、セルはシステ
ムクロックモードで動作される。
【００１４】セルの標準的（即ち、非ニューラル）動作
は、直線的に進む。必要な論理は、使用可能／インバー
タ−スキャンイン２００と１０２、１０４、１０６、１
０８でのデータ入力からロードされる。その結果は、デ
ータ−スキャンイン２３０を用いて転送されることので
きるところから、ＳＲＬ２３２に示される。セル全体は
、クロックサイクル時間の要求に応じて、システムクロ
ックモード又はフラッシュモードのどちらかで動作する
ことができる。
は、直線的に進む。必要な論理は、使用可能／インバー
タ−スキャンイン２００と１０２、１０４、１０６、１
０８でのデータ入力からロードされる。その結果は、デ
ータ−スキャンイン２３０を用いて転送されることので
きるところから、ＳＲＬ２３２に示される。セル全体は
、クロックサイクル時間の要求に応じて、システムクロ
ックモード又はフラッシュモードのどちらかで動作する
ことができる。
【００１５】ニューラル動作には２つの形式がある。第
１の形式において、セルのニューラルモードはクロック
モード選択２６２によって制御される。ブール選択ラッ
チ２５２、２５４がブール−スキャンイン２４０を介し
てクロックインされた論理モードで動作するかどうか、
又は、かかるラッチがブール−選択１ライン２４２、及
びブール−選択２ラインの２４４の信号に応答するかど
うか、を制御する。ブールデコーダ２５６によって選択
されたゲート１７９、１８９、１９２又は１９４からの
出力がこれらの信号の変化によって変更されると、セル
出力Ｑ、２３４も変化される。入力１０２、１０４、１
０６及び１０８はこのサイクル中に必ずしも変更する必
要がないことに注意すべきである。クロック−選択ライ
ン２５１とブール−選択１ライン２４２とブール−選択
２ライン２４４の値は、チップから生成された入力から
引出されるものであってもよいし、また、図９に示され
るような先の論理セルからの動作結果であってもよい。
１の形式において、セルのニューラルモードはクロック
モード選択２６２によって制御される。ブール選択ラッ
チ２５２、２５４がブール−スキャンイン２４０を介し
てクロックインされた論理モードで動作するかどうか、
又は、かかるラッチがブール−選択１ライン２４２、及
びブール−選択２ラインの２４４の信号に応答するかど
うか、を制御する。ブールデコーダ２５６によって選択
されたゲート１７９、１８９、１９２又は１９４からの
出力がこれらの信号の変化によって変更されると、セル
出力Ｑ、２３４も変化される。入力１０２、１０４、１
０６及び１０８はこのサイクル中に必ずしも変更する必
要がないことに注意すべきである。クロック−選択ライ
ン２５１とブール−選択１ライン２４２とブール−選択
２ライン２４４の値は、チップから生成された入力から
引出されるものであってもよいし、また、図９に示され
るような先の論理セルからの動作結果であってもよい。
【００１６】ニューラル動作の第２のモードは、インバ
ート制御ラッチ２１２、２１４、２１６、２１８及び拡
大制御ラッチ２２２、２２４、２２６、２２８とを変化
させることを含む。これらが初期値設定された後で、こ
れらの値は、セル１０２、１０４、１０６又は１０８が
動作サイクル中に反転又は無視されるかどうかを決定す
るためのラッチに対して余分の入力を有することによっ
て、動作中に変更することもできる。こうした余分のラ
ッチ入力がチップから生成されたものであるか、又は図
６に図示の別のセルによる論理動作の結果そのものであ
ってもよいとする。
ート制御ラッチ２１２、２１４、２１６、２１８及び拡
大制御ラッチ２２２、２２４、２２６、２２８とを変化
させることを含む。これらが初期値設定された後で、こ
れらの値は、セル１０２、１０４、１０６又は１０８が
動作サイクル中に反転又は無視されるかどうかを決定す
るためのラッチに対して余分の入力を有することによっ
て、動作中に変更することもできる。こうした余分のラ
ッチ入力がチップから生成されたものであるか、又は図
６に図示の別のセルによる論理動作の結果そのものであ
ってもよいとする。
【００１７】図６と図７は本発明の別の実施例を示すも
のである（図６と図７をそれぞれ点線部分でつなげるこ
とによって、一つの回路図となる）。各セルに対し４個
の入力を有する代わりに、図７では、セルに対し８個の
入力が示され、各セルは「オクトパス（たこ）」と称さ
れている。このセルの動作は、非常に多くの適用を可能
とする異なるデータ入力を８個まで使用できるという点
を除くと、正確には、上記の説明と同一である。原則的
には、一個のセルに対し、必要に応じて多くのデータ入
力を有することが可能であるが、しかし、これは、製造
上の問題を引き起こすような複雑な内部セルの構造にか
かるものである。８個以上の入力が必要な場合、一個の
大型セルを製造しようとするよりはむしろ、２個もしく
はそれ以上の数のセルを相互接続した方がよい。バラン
スのとれた設計は、小型セル（４入力）と大型セル（８
入力）をミックスしたものから構成される。
のである（図６と図７をそれぞれ点線部分でつなげるこ
とによって、一つの回路図となる）。各セルに対し４個
の入力を有する代わりに、図７では、セルに対し８個の
入力が示され、各セルは「オクトパス（たこ）」と称さ
れている。このセルの動作は、非常に多くの適用を可能
とする異なるデータ入力を８個まで使用できるという点
を除くと、正確には、上記の説明と同一である。原則的
には、一個のセルに対し、必要に応じて多くのデータ入
力を有することが可能であるが、しかし、これは、製造
上の問題を引き起こすような複雑な内部セルの構造にか
かるものである。８個以上の入力が必要な場合、一個の
大型セルを製造しようとするよりはむしろ、２個もしく
はそれ以上の数のセルを相互接続した方がよい。バラン
スのとれた設計は、小型セル（４入力）と大型セル（８
入力）をミックスしたものから構成される。
【００１８】図８は、オクトパス（たこ）・セルを示す
代表的なデータネットが示されている。多数のセルから
の出力がセルのデータ入力と接続されているのが理解さ
れる。これらの接続はハードワイヤリングによって形成
される。いくつかのオクトパス・セルからの出力と、図
３及び図５のクロック−選択、ブール−選択１、ブール
−選択２の入力との接続（いわゆる「ニューラル接続」
）は図９に示される。ワイヤリングは、簡略化のため、
２つの異なる図によって別々に示されるにすぎないこと
に注意すべきである。実際、同一チップ上での類似の論
理セルは、異なってはいるが、重なり合っている（オー
バーラッピング）２つのワイヤリングネットワークを用
いて接続される。
代表的なデータネットが示されている。多数のセルから
の出力がセルのデータ入力と接続されているのが理解さ
れる。これらの接続はハードワイヤリングによって形成
される。いくつかのオクトパス・セルからの出力と、図
３及び図５のクロック−選択、ブール−選択１、ブール
−選択２の入力との接続（いわゆる「ニューラル接続」
）は図９に示される。ワイヤリングは、簡略化のため、
２つの異なる図によって別々に示されるにすぎないこと
に注意すべきである。実際、同一チップ上での類似の論
理セルは、異なってはいるが、重なり合っている（オー
バーラッピング）２つのワイヤリングネットワークを用
いて接続される。
【００１９】
【発明の効果】本発明は上記のように構成されているの
で、論理をその動作の最初に設定することができ、動作
中に変更することのできるプログラマブル論理デバイス
を提供することができる。
で、論理をその動作の最初に設定することができ、動作
中に変更することのできるプログラマブル論理デバイス
を提供することができる。
【図１】重み入力のあるニューラル論理セルを示す図で
ある。
ある。
【図２】図１に示されたセルについての真理値表である
。
。
【図３】４個の入力を備えた本発明によるニューラル論
理セルを示す図である。
理セルを示す図である。
【図４】４個の入力を備えた本発明によるニューラル論
理セルを示す図である。
理セルを示す図である。
【図５】論理セルの各入力が接続されるゲートの内部構
造を示す図である。
造を示す図である。
【図６】８個の入力を備えたニューラルプログラマブル
論理セルの他の実施例を示す図である。
論理セルの他の実施例を示す図である。
【図７】８個の入力を備えたニューラルプログラマブル
論理セルの他の実施例を示す図である。
論理セルの他の実施例を示す図である。
【図８】論理入力に接続された出力を備えたニューラル
論理セルのネットワークを示す図である。
論理セルのネットワークを示す図である。
【図９】ニューラル入力に接続された出力を備えたニュ
ーラル論理セルのネットワークを示す図である。
ーラル論理セルのネットワークを示す図である。
１０２、１０４、１０６、１０８ データ入力手
段１３２、１３４ インバータ １３６、１３８ ＡＮＤゲート １３９ ＯＲゲート ２１２、２１４、２１６、２１８ マスタ−スレ
ーブラッチ ２２２、２２４、２２６、２２８ マスタ−スレ
ーブラッチ
段１３２、１３４ インバータ １３６、１３８ ＡＮＤゲート １３９ ＯＲゲート ２１２、２１４、２１６、２１８ マスタ−スレ
ーブラッチ ２２２、２２４、２２６、２２８ マスタ−スレ
ーブラッチ
Claims (13)
- 【請求項１】 データ入力手段（１０２、１０４、１
０６、１０８）と、データ出力手段（２３２）と、セル
の論理（２００、２０２、２４０、２５８）を初期設定
するための初期設定手段と、を有するプログラマブル論
理セルであって、さらに、セルの論理動作を変更するた
めの論理動作変更手段と、データ入力の各々を使用可能
又は不能にするためのデータ入力使用可能手段（２２２
、２２４、２２６、２２８）と、必要な場合にデータ入
力を反転させるためのデータ入力反転手段（２１２、２
１４、２１６、２１８）と、を有することを特徴とする
プログラマブル論理セル。 - 【請求項２】 前記論理動作変更手段は、セルの論理
が変更されるべきかどうかを指示するための指示手段（
２５１）と、セルが実行する論理動作を選択するために
ブール制御手段（２５６）を作動するための作動手段（
２５２、２５４）と、を有することを特徴とする請求項
１記載のプログラマブル論理セル。 - 【請求項３】 前記ブールデコーディング手段（２５
６）に対する入力（１７９、１８９、１９２、１９４）
は、前記入力手段（１０２、１０４、１０６、１０８）
からの入力データの任意の論理結合であり、前記ブール
デコーディング手段（２５６）は、前記出力（１７９、
１８９、１９２、１９４）から一個のみをその入力（２
３２）として選択すること、を特徴とする請求項２記載
のプログラマブル論理セル。 - 【請求項４】 前記論理動作変更手段に対する入力（
２５１）及び、前記ブールデコーディング手段（２５６
）を動作するための前記動作手段（２５２、２５４）に
対する入力（２４２、２４４）は、別のプログラマブル
論理セルからの出力（２３４）によって供給されること
を特徴とする請求項２記載のプログラマブル論理セル。 - 【請求項５】 前記論理動作変更手段に対する入力（
２５１）及び、前記ブールデコーディング手段（２５６
）を作動するための前記作動手段（２５２、２５４）に
対する入力（２４２、２４４）は、オフ−チップコント
ローラによって供給されることを特徴とする請求項２記
載のプログラマブル論理セル。 - 【請求項６】 前記データ入力反転手段は、入力（１
０２、１０４、１０６、１０７）が反転されるべきかど
うかを決定する内容をもつ第１の一連のマスタ−スレー
ブラッチ（２１２、２１４、２１６、２１８）と、二個
のＮＯＴゲート（１３４、１３２）と、二個のＡＮＤゲ
ート（１３８、１３６）と、ＯＲゲート（１３９）と、
を有することを特徴とする請求項１記載のプログラマブ
ル論理セル。 - 【請求項７】 前記データ入力使用可能手段（２２２
、２２４、２２６、２２８）は、前記データ入力反転手
段（１２２、１２４、１２６、１２８）からの別の入力
をもつＡＮＤゲート（１６２、１６４、１６６、１６８
）に接続される第２の一連のマスタ−スレーブラッチか
ら成ることを特徴とする請求項１記載のプログラマブル
論理セル。 - 【請求項８】 前記第１の一連のマスタ−スレーブラ
ッチ（２１２、２１４、２１６、２１８）と前記第２の
一連のマスタ−スレーブラッチ（１６２、１６４、１６
６、１６８）とが相互に接続され、また、これらのラッ
チがそれぞれの初期値をクロックすることによって初期
化されることが可能であることを特徴とする請求項６又
は７に記載のプログラマブル論理セル。 - 【請求項９】 前記第１の一連の直列マスタ−スレー
ブラッチ（２１２、２１４、２１６、２１８）と前記第
２の一連のマスタ−スレーブラッチ（１６２、１６４、
１６６、１６８）のいずれか又は全部が、セルの動作中
にそれらのラッチの状態を変更するために使用すること
のできる第２の入力を付加的に備えていることを特徴と
する請求項８記載のプログラマブル論理セル。 - 【請求項１０】 前記第１の一連のマスタ−スレーブ
ラッチ（２１２、２１４、２１６、２１８）と前記第２
の一連のマスタ−スレーブラッチ（１６２、１６４、１
６６、１６８）とに対する前記第２の入力が、別のプロ
グラマブル論理セルからの出力によって供給されること
を特徴とする請求項９記載のプログラマブル論理セル。 - 【請求項１１】 前記第１の一連のマスタースレーブ
ラッチ（２１２、２１４、２１６、２１８）と前記第２
の一連のマスタ−スレーブラッチ（１６２、１６４、１
６６、１６８）とに対する前記第２の入力が、オフ−チ
ップコントローラからの出力によって供給されることを
特徴とする請求項９記載のプログラマブル論理セル。 - 【請求項１２】 出力（２３２）を形成するマスタ−
スレーブラッチは、システムクロックモード又はフラッ
シュモードのどちらかで作動することのできることを特
徴とする請求項１乃至１１の一項に記載のプログラマブ
ル論理セル。 - 【請求項１３】 前記出力（２３４）と別のプログラ
マブル論理セルとの接続が、チップをハードワイヤリン
グすることによって構成されることを特徴とする請求項
１乃至１２の一項に記載のプログラマブル論理セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90117818A EP0476159B1 (en) | 1990-09-15 | 1990-09-15 | Programmable neural logic device |
| DE90117818.6 | 1990-09-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227116A true JPH04227116A (ja) | 1992-08-17 |
| JP2548852B2 JP2548852B2 (ja) | 1996-10-30 |
Family
ID=8204473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193423A Expired - Lifetime JP2548852B2 (ja) | 1990-09-15 | 1991-07-08 | プログラマブル論理セル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5218245A (ja) |
| EP (1) | EP0476159B1 (ja) |
| JP (1) | JP2548852B2 (ja) |
| DE (1) | DE69029390T2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2704669B1 (fr) * | 1993-04-29 | 1995-06-30 | France Telecom | Systeme a reseau neuronal pour le traitement de signaux, notamment pour l'analyse et la synthese d'images. |
| US6741494B2 (en) * | 1995-04-21 | 2004-05-25 | Mark B. Johnson | Magnetoelectronic memory element with inductively coupled write wires |
| US6140838A (en) * | 1995-04-21 | 2000-10-31 | Johnson; Mark B. | High density and high speed magneto-electronic logic family |
| US5732246A (en) * | 1995-06-07 | 1998-03-24 | International Business Machines Corporation | Programmable array interconnect latch |
| US5651013A (en) * | 1995-11-14 | 1997-07-22 | International Business Machines Corporation | Programmable circuits for test and operation of programmable gate arrays |
| US6061673A (en) * | 1996-11-06 | 2000-05-09 | Sowa Institute Of Technology Co., Ltd. | Learning methods in binary systems |
| JP2002024199A (ja) * | 1998-02-20 | 2002-01-25 | Souwa Kenkyusho:Kk | 二値システムの学習方法 |
| US6687864B1 (en) * | 2000-06-08 | 2004-02-03 | Cypress Semiconductor Corp. | Macro-cell flip-flop with scan-in input |
| US20100138575A1 (en) | 2008-12-01 | 2010-06-03 | Micron Technology, Inc. | Devices, systems, and methods to synchronize simultaneous dma parallel processing of a single data stream by multiple devices |
| US20100174887A1 (en) | 2009-01-07 | 2010-07-08 | Micron Technology Inc. | Buses for Pattern-Recognition Processors |
| US9323994B2 (en) | 2009-12-15 | 2016-04-26 | Micron Technology, Inc. | Multi-level hierarchical routing matrices for pattern-recognition processors |
| US8593175B2 (en) | 2011-12-15 | 2013-11-26 | Micron Technology, Inc. | Boolean logic in a state machine lattice |
| US20130275709A1 (en) | 2012-04-12 | 2013-10-17 | Micron Technology, Inc. | Methods for reading data from a storage buffer including delaying activation of a column select |
| US9524248B2 (en) | 2012-07-18 | 2016-12-20 | Micron Technology, Inc. | Memory management for a hierarchical memory system |
| US9448965B2 (en) | 2013-03-15 | 2016-09-20 | Micron Technology, Inc. | Receiving data streams in parallel and providing a first portion of data to a first state machine engine and a second portion to a second state machine |
| US9703574B2 (en) | 2013-03-15 | 2017-07-11 | Micron Technology, Inc. | Overflow detection and correction in state machine engines |
| US11366675B2 (en) | 2014-12-30 | 2022-06-21 | Micron Technology, Inc. | Systems and devices for accessing a state machine |
| US10769099B2 (en) | 2014-12-30 | 2020-09-08 | Micron Technology, Inc. | Devices for time division multiplexing of state machine engine signals |
| WO2016109570A1 (en) | 2014-12-30 | 2016-07-07 | Micron Technology, Inc | Systems and devices for accessing a state machine |
| US10846103B2 (en) | 2015-10-06 | 2020-11-24 | Micron Technology, Inc. | Methods and systems for representing processing resources |
| US10691964B2 (en) | 2015-10-06 | 2020-06-23 | Micron Technology, Inc. | Methods and systems for event reporting |
| US10977309B2 (en) | 2015-10-06 | 2021-04-13 | Micron Technology, Inc. | Methods and systems for creating networks |
| US10146555B2 (en) | 2016-07-21 | 2018-12-04 | Micron Technology, Inc. | Adaptive routing to avoid non-repairable memory and logic defects on automata processor |
| US10268602B2 (en) | 2016-09-29 | 2019-04-23 | Micron Technology, Inc. | System and method for individual addressing |
| US10019311B2 (en) | 2016-09-29 | 2018-07-10 | Micron Technology, Inc. | Validation of a symbol response memory |
| US12197510B2 (en) | 2016-10-20 | 2025-01-14 | Micron Technology, Inc. | Traversal of S portion of a graph problem to be solved using automata processor |
| US10929764B2 (en) | 2016-10-20 | 2021-02-23 | Micron Technology, Inc. | Boolean satisfiability |
| US10592450B2 (en) | 2016-10-20 | 2020-03-17 | Micron Technology, Inc. | Custom compute cores in integrated circuit devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0322966A1 (fr) * | 1987-12-23 | 1989-07-05 | Laboratoires D'electronique Philips | Circuit et structure de réseau de neurones |
| EP0340890A2 (en) * | 1988-05-05 | 1989-11-08 | Altera Corporation | Programmable logic device with array blocks connected via a programmable interconnect array |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4612459A (en) * | 1984-05-31 | 1986-09-16 | Rca Corporation | Programmable buffer selectively settable to operate in different modes |
| US4706216A (en) * | 1985-02-27 | 1987-11-10 | Xilinx, Inc. | Configurable logic element |
| US5019736A (en) * | 1986-11-07 | 1991-05-28 | Concurrent Logic, Inc. | Programmable logic cell and array |
| US5055897A (en) * | 1988-07-27 | 1991-10-08 | Intel Corporation | Semiconductor cell for neural network and the like |
| US4999687A (en) * | 1990-04-25 | 1991-03-12 | At&T Bell Laboratories | Logic element and article comprising the element |
| US5093900A (en) * | 1991-02-13 | 1992-03-03 | At&T Bell Laboratories | Reconfigurable neural network |
-
1990
- 1990-09-15 DE DE69029390T patent/DE69029390T2/de not_active Expired - Fee Related
- 1990-09-15 EP EP90117818A patent/EP0476159B1/en not_active Expired - Lifetime
-
1991
- 1991-07-08 JP JP3193423A patent/JP2548852B2/ja not_active Expired - Lifetime
- 1991-09-12 US US07/758,642 patent/US5218245A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0322966A1 (fr) * | 1987-12-23 | 1989-07-05 | Laboratoires D'electronique Philips | Circuit et structure de réseau de neurones |
| EP0340890A2 (en) * | 1988-05-05 | 1989-11-08 | Altera Corporation | Programmable logic device with array blocks connected via a programmable interconnect array |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69029390D1 (de) | 1997-01-23 |
| DE69029390T2 (de) | 1997-06-12 |
| EP0476159A1 (en) | 1992-03-25 |
| EP0476159B1 (en) | 1996-12-11 |
| JP2548852B2 (ja) | 1996-10-30 |
| US5218245A (en) | 1993-06-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04227116A (ja) | プログラマブル論理セル | |
| JP2614169B2 (ja) | プログラム可能アレイ論理装置およびプログラム可能論理装置 | |
| US6150837A (en) | Enhanced field programmable gate array | |
| US5136188A (en) | Input/output macrocell for programmable logic device | |
| US6968487B1 (en) | User available body scan chain | |
| JP3471088B2 (ja) | 改良されたプログラマブル論理セルアレイアーキテクチャ | |
| JPS5832780B2 (ja) | テスト可能な大規模集積回路チップ | |
| EP0173744B1 (en) | Functionally redundant logic network architectures with logic selection means | |
| JPH09231788A5 (ja) | ||
| JPH04223715A (ja) | プログラマブルコネクタとプログラマブル回路内の接続線の状態制御構造 | |
| US7358761B1 (en) | Versatile multiplexer-structures in programmable logic using serial chaining and novel selection schemes | |
| US5952846A (en) | Method for reducing switching noise in a programmable logic device | |
| JPH0431446B2 (ja) | ||
| JPH11243334A (ja) | 積算項として構成可能なランダムアクセスメモリを備えるプログラマブルロジックアレイ装置 | |
| EP0701713A1 (en) | Field programmable logic device with dynamic interconnections to a dynamic logic core | |
| JPH0481147B2 (ja) | ||
| JP2632731B2 (ja) | 集積回路装置 | |
| JPS6235710B2 (ja) | ||
| US7650545B1 (en) | Programmable interconnect for reconfigurable system-on-chip | |
| US5298803A (en) | Programmable logic device having low power microcells with selectable registered and combinatorial output signals | |
| JPH0568729B2 (ja) | ||
| JPH0213124A (ja) | プログラマブル論理素子 | |
| JP4468452B2 (ja) | グローバルセルオートマトンを組み込むためのリコンフィギュアラブルなアーキテクチャをもつコンピュータ装置 | |
| JPS6031641A (ja) | ワンチツプマイクロコンピユ−タ | |
| Harris | Built-In Self-Test Configurations for Field Programmable Gate Array Cores in Systems on Chip |