JPH0568729B2 - - Google Patents
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- JPH0568729B2 JPH0568729B2 JP60214438A JP21443885A JPH0568729B2 JP H0568729 B2 JPH0568729 B2 JP H0568729B2 JP 60214438 A JP60214438 A JP 60214438A JP 21443885 A JP21443885 A JP 21443885A JP H0568729 B2 JPH0568729 B2 JP H0568729B2
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- output
- logic
- feedback
- signals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17736—Structural details of routing resources
- H03K19/17744—Structural details of routing resources for input/output signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
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- General Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Logic Circuits (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
発明の分野
この発明は、集積回路パツケージ上で入力／出
力ポートへおよび入力／出力ポートから通信する
信号を制御する出力構成回路に関する。
力ポートへおよび入力／出力ポートから通信する
信号を制御する出力構成回路に関する。
発明の背景
集積回路を製造する技術が進歩するにつれて、
単一の集積回路チツプ上に益々多くの個別のロジ
ツク部品を配置することが可能になつてきてい
る。たとえば、単一の集積回路チツプ上に、
ANDゲート、ORゲート、インバータおよびレジ
スタのような、数千もの個別のロジツク部品が配
置されるようになつてきている。しかしながら、
ハツケージング技術の限界のために、与えられた
集積回路チツプに対する入力および出力ポートの
数は制限されている。したがつて、数千の個別の
ロジツク部品は、数110個のオーダの入力／出力
（Ｉ／Ｏ）ポートによつて作動させられている。
したがつて、与えられた集積回路に対して利用可
能な少数の入力／出力ポートは、集積回路チツプ
上で実現されるロジツク回路の設計における融通
性を厳しく制限している。
単一の集積回路チツプ上に益々多くの個別のロジ
ツク部品を配置することが可能になつてきてい
る。たとえば、単一の集積回路チツプ上に、
ANDゲート、ORゲート、インバータおよびレジ
スタのような、数千もの個別のロジツク部品が配
置されるようになつてきている。しかしながら、
ハツケージング技術の限界のために、与えられた
集積回路チツプに対する入力および出力ポートの
数は制限されている。したがつて、数千の個別の
ロジツク部品は、数110個のオーダの入力／出力
（Ｉ／Ｏ）ポートによつて作動させられている。
したがつて、与えられた集積回路に対して利用可
能な少数の入力／出力ポートは、集積回路チツプ
上で実現されるロジツク回路の設計における融通
性を厳しく制限している。
この設計における融通性は特に、プログラマブ
ルアレイロジツク装置のような装置にとつては重
要である。プログラマブルアレイロジツク装置に
おいて、装置のユーザは、フイールドプログラミ
ング手法を用いて、特殊なニーズに従つてロジツ
クアレイを構成する。ユーザは、入力／出力ピン
の構成によつて彼の設計の選択を制約されるの
で、プログラマブルロジツクアレイの有用性が制
限されることになる。
ルアレイロジツク装置のような装置にとつては重
要である。プログラマブルアレイロジツク装置に
おいて、装置のユーザは、フイールドプログラミ
ング手法を用いて、特殊なニーズに従つてロジツ
クアレイを構成する。ユーザは、入力／出力ピン
の構成によつて彼の設計の選択を制約されるの
で、プログラマブルロジツクアレイの有用性が制
限されることになる。
本願と共通の譲受人によつて所有される先行技
術の米国特許出願、すなわち1982年10月７日に出
願され、“単一出力において複数の信号のうちの
いずれか１つを発生する装置（APPARATUS
FOR PRODUCING ANYONE OF Ａ
PLURALITY OF SIGNALS AT Ａ
SINGLE OUTPUT）”と題された連続番号第
433253号は、入力／出力ポートの構成がより柔軟
に形成され得る１つの方法を提案している。ここ
では、ユーザは、設計者がチツプ上にロジツク回
路をセツトアツプするときにヒユーズを溶断した
りまたはしなかつたりするなどのフイールドプロ
グラミング手法を用いてセレクタ手段をセツトす
ることによつて、与えられた出力ピンに対して２
つのタイプ出力信号のうちの１つを選択すること
ができる。したがつて、たとえば設計者は、選択
されたロジツクアレイパツケージに対して彼が望
むようにＩ／Ｏピン上にレジスタされた出力およ
び組合わせ出力を配置することが可能である。
術の米国特許出願、すなわち1982年10月７日に出
願され、“単一出力において複数の信号のうちの
いずれか１つを発生する装置（APPARATUS
FOR PRODUCING ANYONE OF Ａ
PLURALITY OF SIGNALS AT Ａ
SINGLE OUTPUT）”と題された連続番号第
433253号は、入力／出力ポートの構成がより柔軟
に形成され得る１つの方法を提案している。ここ
では、ユーザは、設計者がチツプ上にロジツク回
路をセツトアツプするときにヒユーズを溶断した
りまたはしなかつたりするなどのフイールドプロ
グラミング手法を用いてセレクタ手段をセツトす
ることによつて、与えられた出力ピンに対して２
つのタイプ出力信号のうちの１つを選択すること
ができる。したがつて、たとえば設計者は、選択
されたロジツクアレイパツケージに対して彼が望
むようにＩ／Ｏピン上にレジスタされた出力およ
び組合わせ出力を配置することが可能である。
先行技術のプログラマブルアレイロジツク装置
の設計の融通性を増大する他の方法は、出力ロジ
ツクにおける選択可能なフイードバツクを提供し
ており、これにより、設計者は、フイールドプロ
グラミング手法を用いて、Ｉ／Ｏピンからロジツ
クアレイに直接フイードバツク経路を提供し、事
実上Ｉ／Ｏピンを入力ピンとして取扱うか、また
はフイードバツクとしてロジツクアレイからレジ
スタされた出力を選択するかを選ぶことができ
る。この種類のフイードバツクシステムは、
AmPAL22V10（PALはモノリシツク・メモリー
ズ・インコーポレーテツド（Monolithic
Memories、Inc.）の登録商標である）として指
定されたアドバンスト・マイクロ・デイバイシズ
の24−ピンIMOXTMプログラマブルアレイロジツ
ク装置に関する製品の文献において説明されてい
る。AmPAL22V10に関する進歩的な情報シート
は、1983年６月付で、カリフオルニア州サニーベ
イルのアドバンスト・マイクロ・デイバイシズ・
インコーポレーテツドによつて発表された。この
進歩的な情報は、さらにこの発明の背景として援
用され得る。
の設計の融通性を増大する他の方法は、出力ロジ
ツクにおける選択可能なフイードバツクを提供し
ており、これにより、設計者は、フイールドプロ
グラミング手法を用いて、Ｉ／Ｏピンからロジツ
クアレイに直接フイードバツク経路を提供し、事
実上Ｉ／Ｏピンを入力ピンとして取扱うか、また
はフイードバツクとしてロジツクアレイからレジ
スタされた出力を選択するかを選ぶことができ
る。この種類のフイードバツクシステムは、
AmPAL22V10（PALはモノリシツク・メモリー
ズ・インコーポレーテツド（Monolithic
Memories、Inc.）の登録商標である）として指
定されたアドバンスト・マイクロ・デイバイシズ
の24−ピンIMOXTMプログラマブルアレイロジツ
ク装置に関する製品の文献において説明されてい
る。AmPAL22V10に関する進歩的な情報シート
は、1983年６月付で、カリフオルニア州サニーベ
イルのアドバンスト・マイクロ・デイバイシズ・
インコーポレーテツドによつて発表された。この
進歩的な情報は、さらにこの発明の背景として援
用され得る。
上述の先行技術の出力セレクタおよびフイード
バツクセレクタの双方は、特定のＩ／Ｏピンに対
するフイードバツクのタイプまたは出力のタイプ
の設計されたまたはフイールドプログラムされた
選択を含んでいた。したがつて、ユーザは、装置
に対する各Ｉ／Ｏピンの１つの構成に制限されて
いた。柔軟な出力ロジツク回路を提供することが
望ましいので、増大した融通性を提供しかつ先行
技術の限界を克服することができる出力ロジツク
回路が要求されている。
バツクセレクタの双方は、特定のＩ／Ｏピンに対
するフイードバツクのタイプまたは出力のタイプ
の設計されたまたはフイールドプログラムされた
選択を含んでいた。したがつて、ユーザは、装置
に対する各Ｉ／Ｏピンの１つの構成に制限されて
いた。柔軟な出力ロジツク回路を提供することが
望ましいので、増大した融通性を提供しかつ先行
技術の限界を克服することができる出力ロジツク
回路が要求されている。
発明の概要
この発明は、構成の動的制御を許容しかつこの
発明のユーザに対して設計の融通性を増大させ
る、出力の構成を制御する出力ロジツク回路を含
んでいる。
発明のユーザに対して設計の融通性を増大させ
る、出力の構成を制御する出力ロジツク回路を含
んでいる。
集積回路に対する出力の構成を制御する出力ロ
ジツク手段が提供されている。この出力ロジツク
手段は、集積回路の内部ロジツクからロジツク信
号を受取る。この出力ロジツク手段には、クロツ
ク信号に応答して、ロジツク信号をラツチしてレ
ジスタされた信号を供給するレジスタ手段が含ま
れている。出力選択手段は、ロジツク信号および
レジスタされた信号の双方を受取りかつ出力選択
信号に応答して、出力ロジツク手段からの出力と
してロジツク信号またはレジスタされた信号のい
ずれかを選択する。フイードバツク手段は、集積
回路の内部ロジツクにフイードバツク信号を供給
する。このフイードバツク手段は、フイードバツ
ク選択信号に応答してロジツク信号またはレジス
タされた信号をフイードバツク信号として選択す
るフイードバツク選択手段を含んでいる。さら
に、クロツク信号能動化手段は、クロツク能動化
信号に応答して、クロツク信号を能動化しまたは
不能化してレジスタ手段をクロツクしている。し
たがつて、レジスタ手段、出力選択手段、フイー
ドバツク手段、およびクロツク能動化手段はすべ
てそれぞれの制御信号によつて制御可能である。
ジツク手段が提供されている。この出力ロジツク
手段は、集積回路の内部ロジツクからロジツク信
号を受取る。この出力ロジツク手段には、クロツ
ク信号に応答して、ロジツク信号をラツチしてレ
ジスタされた信号を供給するレジスタ手段が含ま
れている。出力選択手段は、ロジツク信号および
レジスタされた信号の双方を受取りかつ出力選択
信号に応答して、出力ロジツク手段からの出力と
してロジツク信号またはレジスタされた信号のい
ずれかを選択する。フイードバツク手段は、集積
回路の内部ロジツクにフイードバツク信号を供給
する。このフイードバツク手段は、フイードバツ
ク選択信号に応答してロジツク信号またはレジス
タされた信号をフイードバツク信号として選択す
るフイードバツク選択手段を含んでいる。さら
に、クロツク信号能動化手段は、クロツク能動化
信号に応答して、クロツク信号を能動化しまたは
不能化してレジスタ手段をクロツクしている。し
たがつて、レジスタ手段、出力選択手段、フイー
ドバツク手段、およびクロツク能動化手段はすべ
てそれぞれの制御信号によつて制御可能である。
出力選択信号を動的に供給する手段、フイード
バツク選択信号を動的に供給する手段、クロツク
能動化信号を動的に供給する手段およびクロツク
信号を供給する手段がこの発明に含まれている。
バツク選択信号を動的に供給する手段、クロツク
能動化信号を動的に供給する手段およびクロツク
信号を供給する手段がこの発明に含まれている。
それ以上の融通性および動的制御が、出力能動
化信号に応答して出力ロジツク手段における出力
選択手段から選択された信号を出力信号として集
積回路パツケージ上のＩ／Ｏポートに供給する出
力手段を備えた好ましい実施例において実現され
る。また、出力能動化信号を動的に供給する手段
が含まれている。
化信号に応答して出力ロジツク手段における出力
選択手段から選択された信号を出力信号として集
積回路パツケージ上のＩ／Ｏポートに供給する出
力手段を備えた好ましい実施例において実現され
る。また、出力能動化信号を動的に供給する手段
が含まれている。
融通性および動的制御を提供する他の手段は、
レジスタ手段にリセツトまたはプリセツト信号を
動的に供給する手段を含んでいる。さらに、Ｉ／
Ｏポートは、フイードバツク手段とは無関係に、
集積回路入力の内部ロジツクへ供給するように構
成されてもよい。また、クロツクの極性をプログ
ラムする手段が含まれてもよい。
レジスタ手段にリセツトまたはプリセツト信号を
動的に供給する手段を含んでいる。さらに、Ｉ／
Ｏポートは、フイードバツク手段とは無関係に、
集積回路入力の内部ロジツクへ供給するように構
成されてもよい。また、クロツクの極性をプログ
ラムする手段が含まれてもよい。
詳細な説明
図面を参照して、この発明の詳細な説明が提供
されている。
されている。
第１図は、この発明の出力ロジツク回路１０の
回路図を示している。第１図に示された出力ロジ
ツク回路１０は、Ｉ／Ｏピン１２のような、入
力／出力ポート１１の構成を制御している。
回路図を示している。第１図に示された出力ロジ
ツク回路１０は、Ｉ／Ｏピン１２のような、入
力／出力ポート１１の構成を制御している。
出力ロジツク回路１０は、ライン１４上にロジ
ツク信号を供給するロジツク手段１３に接続され
ている。ライン１４は、第１図に示されたＤ−タ
イプレジスタのような、レジスタ手段１５に入力
として接続されている。ライン１６上のクロツク
信号に応答して、レジスタ手段１５は、ライン１
４上のロジツク信号をラツチしかつライン１７上
にレジスタされた信号Ｑを供給している。好まし
い実施例において、レジスタ手段１５はまた、レ
ジスタされた信号の補数をライン１８上に供給
している。
ツク信号を供給するロジツク手段１３に接続され
ている。ライン１４は、第１図に示されたＤ−タ
イプレジスタのような、レジスタ手段１５に入力
として接続されている。ライン１６上のクロツク
信号に応答して、レジスタ手段１５は、ライン１
４上のロジツク信号をラツチしかつライン１７上
にレジスタされた信号Ｑを供給している。好まし
い実施例において、レジスタ手段１５はまた、レ
ジスタされた信号の補数をライン１８上に供給
している。
第１図に示された出力ロジツク回路１０はさら
に、出力選択４対１マルチプレクサのような、出
力選択手段１９を含み、この出力選択手段１９
は、ライン１７上でレジスタされた信号Ｑを受取
りかつライン１８上でレジスタされた信号の補数
Ｑを受取る。ロジツク手段１３によつてライン１
４上に供給されたロジツク信号はまた、ライン２
０を横切つて出力選択手段１９によつて受取られ
る。ロジツク信号の補数は、ライン２２上のイン
バータ２１を介して出力選択手段１９に与えられ
る。出力選択手段１９への入力を発生するため
に、付加的なレジスタ手段およびロジツク信号が
設計者によつて提供されてもよい。
に、出力選択４対１マルチプレクサのような、出
力選択手段１９を含み、この出力選択手段１９
は、ライン１７上でレジスタされた信号Ｑを受取
りかつライン１８上でレジスタされた信号の補数
Ｑを受取る。ロジツク手段１３によつてライン１
４上に供給されたロジツク信号はまた、ライン２
０を横切つて出力選択手段１９によつて受取られ
る。ロジツク信号の補数は、ライン２２上のイン
バータ２１を介して出力選択手段１９に与えられ
る。出力選択手段１９への入力を発生するため
に、付加的なレジスタ手段およびロジツク信号が
設計者によつて提供されてもよい。
出力選択手段１９は、それぞれライン２８およ
び２９上に与えられた出力選択信号S1，S2を通じ
て、レジスタされた信号Ｑ、そして補数、レジ
スタされていないロジツク信号、またはその補数
のいずれかを選択するように制御される。出力選
択信号を動的に供給する手段３０がこの発明に含
まれている。第１図に示されているように、出力
選択信号を動的に供給する手段３０は、プログラ
マブルANDアレイ３１および３２を用いて実現
される。プログラマブルANDアレイの構成は、
以下により詳細に議論される。先行技術において
評価されているように、複数のプログラマブル
ANDアレイからのロジツク信号の組合わせのよ
うな制御信号を動的に供給する他の手段がこの発
明において使用可能である。
び２９上に与えられた出力選択信号S1，S2を通じ
て、レジスタされた信号Ｑ、そして補数、レジ
スタされていないロジツク信号、またはその補数
のいずれかを選択するように制御される。出力選
択信号を動的に供給する手段３０がこの発明に含
まれている。第１図に示されているように、出力
選択信号を動的に供給する手段３０は、プログラ
マブルANDアレイ３１および３２を用いて実現
される。プログラマブルANDアレイの構成は、
以下により詳細に議論される。先行技術において
評価されているように、複数のプログラマブル
ANDアレイからのロジツク信号の組合わせのよ
うな制御信号を動的に供給する他の手段がこの発
明において使用可能である。
２ビツト出力選択信号S1，S2によつて、出力選
択手段１９は、ライン１７，１８，２０および２
２上の４つの入力の中から選択してライン３３上
に１つの出力信号を供給する。
択手段１９は、ライン１７，１８，２０および２
２上の４つの入力の中から選択してライン３３上
に１つの出力信号を供給する。
ライン２４上にフイードバツク信号を供給する
フイードバツク手段２３が第１図の出力ロジツク
回路１０に含まれている。このフイードバツク手
段２３は、フイードバツク２対１マルチプレクサ
のようなフイードバツク選択手段２５を含んでい
る。このフイードバツク選択手段２５は、ライン
２６を横切つてロジツク手段１３によつて供給さ
れたロジツク信号を受取る。また、フイードバツ
ク選択手段２５は、ライン２７を横切つてレジス
タされた信号の補数を受取る。先行技術におい
て評価されるべきであるように、フイードバツク
選択手段２５は、所望のように第１図に示された
回路において、２つまたはそれ以上のレジスタさ
れた信号Ｑ、レジスタされた信号の補数、ロジ
ツク信号またはロジツク信号の補数を受取るよう
に製造期間中に改造することができる。好ましい
実施例において、フイードバツク選択手段２５
は、レジスタ手段１５からレジスタされた信号Ｑ
またはその補数のいずれかを受取りかつライン
１４からのロジツク信号またはその補数のいずれ
かを受取る。
フイードバツク手段２３が第１図の出力ロジツク
回路１０に含まれている。このフイードバツク手
段２３は、フイードバツク２対１マルチプレクサ
のようなフイードバツク選択手段２５を含んでい
る。このフイードバツク選択手段２５は、ライン
２６を横切つてロジツク手段１３によつて供給さ
れたロジツク信号を受取る。また、フイードバツ
ク選択手段２５は、ライン２７を横切つてレジス
タされた信号の補数を受取る。先行技術におい
て評価されるべきであるように、フイードバツク
選択手段２５は、所望のように第１図に示された
回路において、２つまたはそれ以上のレジスタさ
れた信号Ｑ、レジスタされた信号の補数、ロジ
ツク信号またはロジツク信号の補数を受取るよう
に製造期間中に改造することができる。好ましい
実施例において、フイードバツク選択手段２５
は、レジスタ手段１５からレジスタされた信号Ｑ
またはその補数のいずれかを受取りかつライン
１４からのロジツク信号またはその補数のいずれ
かを受取る。
フイードバツク選択手段２５は、ライン３４上
のフイードバツク選択信号S0に応答して制御され
る。プログラマブルANDアレイ３６または他の
ロジツク回路のような、ライン３４上にフイード
バツク選択信号を動的に供給する手段３５が含ま
れている。したがつて、１−ビツトフイードバツ
ク選択信号S0に応答して、フイードバツク選択手
段２５は、ライン２６または２７上の信号から選
択してライン２４上にフイードバツク信号を供給
する。ライン２４上のフイードバツク信号は、真
および補数バツフア６３のような入力バツフアに
与えらえて集積回路の内部ロジツク回路にフイー
ドバツクされる。
のフイードバツク選択信号S0に応答して制御され
る。プログラマブルANDアレイ３６または他の
ロジツク回路のような、ライン３４上にフイード
バツク選択信号を動的に供給する手段３５が含ま
れている。したがつて、１−ビツトフイードバツ
ク選択信号S0に応答して、フイードバツク選択手
段２５は、ライン２６または２７上の信号から選
択してライン２４上にフイードバツク信号を供給
する。ライン２４上のフイードバツク信号は、真
および補数バツフア６３のような入力バツフアに
与えらえて集積回路の内部ロジツク回路にフイー
ドバツクされる。
このようなフイードバツク選択手段２５を設け
る目的は、直接の組合せ信号またはレジスタされ
た信号をチツプのユーザがフイードバツクするこ
とを可能にすることである。これらのいずれかの
信号をユーザがフイードバツクすることによつ
て、設計の多様性が著しく増大する。たとえば、
レジスタ信号はステートマシンを設計するために
フイードバツクとして用いることができ、また設
計者は、他のロジツクへの入力として積和項を用
いるために組合わせ信号を切換えることを望むか
もしれない。フイードバツク選択手段なしでは、
これら２つの選択肢は、チツプの出力からチツプ
の入力へ回路基板上で配線することによつて実行
しなければならない。これに対し、フイードバツ
ク選択手段２５によつてチツプ内にフイードバツ
クループを形成することは、より高速かつ経済的
な回路設計を可能ならしめるものである。
る目的は、直接の組合せ信号またはレジスタされ
た信号をチツプのユーザがフイードバツクするこ
とを可能にすることである。これらのいずれかの
信号をユーザがフイードバツクすることによつ
て、設計の多様性が著しく増大する。たとえば、
レジスタ信号はステートマシンを設計するために
フイードバツクとして用いることができ、また設
計者は、他のロジツクへの入力として積和項を用
いるために組合わせ信号を切換えることを望むか
もしれない。フイードバツク選択手段なしでは、
これら２つの選択肢は、チツプの出力からチツプ
の入力へ回路基板上で配線することによつて実行
しなければならない。これに対し、フイードバツ
ク選択手段２５によつてチツプ内にフイードバツ
クループを形成することは、より高速かつ経済的
な回路設計を可能ならしめるものである。
第１図に示された出力ロジツク回路１０はさら
に、ライン３８上のクロツク能動化信号ENに応
答して、レジスタ手段１５をクロツクするクロツ
ク信号をライン１６上に供給するクロツク信号能
動化手段３７を含んでいる。クロツク手段（図示
せず）は、ライン３９上にクロツク信号CKを供
給する。ライン３９上のクロツク信号CKは、
ANDゲート４０へ入力されかつライン３８上の
クロツク能動化信号ENはNORゲート４１へ入力
される。NORゲート４１の出力は、ライン４２
上にフイードバツクとして与えられかつANDゲ
ート４０の第２の入力として反転される。AND
ゲート４０の出力は、NORゲート４１への第２
の入力として供給される。NORゲート４１の出
力は、NANDゲート４３への入力として供給さ
れる。また、ライン３９上のクロツク信号CKは、
NANDゲート４３への第２の入力として供給さ
れる。したがつて、クロツク信号は、ライン３８
上のクロツク能動化信号ENによつて能動化され
るNANDゲート４３の出力に与えられる。
に、ライン３８上のクロツク能動化信号ENに応
答して、レジスタ手段１５をクロツクするクロツ
ク信号をライン１６上に供給するクロツク信号能
動化手段３７を含んでいる。クロツク手段（図示
せず）は、ライン３９上にクロツク信号CKを供
給する。ライン３９上のクロツク信号CKは、
ANDゲート４０へ入力されかつライン３８上の
クロツク能動化信号ENはNORゲート４１へ入力
される。NORゲート４１の出力は、ライン４２
上にフイードバツクとして与えられかつANDゲ
ート４０の第２の入力として反転される。AND
ゲート４０の出力は、NORゲート４１への第２
の入力として供給される。NORゲート４１の出
力は、NANDゲート４３への入力として供給さ
れる。また、ライン３９上のクロツク信号CKは、
NANDゲート４３への第２の入力として供給さ
れる。したがつて、クロツク信号は、ライン３８
上のクロツク能動化信号ENによつて能動化され
るNANDゲート４３の出力に与えられる。
排他的ORゲート４５のようなクロツク信号の
極性を制御する手段４４が好ましい実施例に含ま
れている。このクロツク信号は、排他的ORゲー
ト４５への一方の入力として入力される。排他的
ORゲート４５の他方の入力は、第１図に示され
るフイールドプログラム可能な回路を介して供給
される。この回路は、高電位VCCに接続された抵
抗４６を含んでいる。抵抗４６と並列に、ヒユー
ズ４７が接地されている。このヒユーズ４７は、
ユーザが装置をセツトアツプしてクロツク極性を
選択するときにユーザが望むように溶断されまた
はされないフイールドプログラマブルヒユーズで
ある。このフイールドプログラミング手法を用い
ることによつて、クロツクの極性が制御され得
る。クロツク極性制御信号を動的に供給する手段
は、フイールドプログラマブル入力の代わりに、
たとえばプログラマブルANDアレイ、プログラ
マブルANDアレイの組合わせ、または同様のも
のを用いて、実現される。第１図において見るこ
とができるように、選択された極性のクロツク信
号が、排他的ORゲート４５の出力においてライ
ン１６上に供給されている。
極性を制御する手段４４が好ましい実施例に含ま
れている。このクロツク信号は、排他的ORゲー
ト４５への一方の入力として入力される。排他的
ORゲート４５の他方の入力は、第１図に示され
るフイールドプログラム可能な回路を介して供給
される。この回路は、高電位VCCに接続された抵
抗４６を含んでいる。抵抗４６と並列に、ヒユー
ズ４７が接地されている。このヒユーズ４７は、
ユーザが装置をセツトアツプしてクロツク極性を
選択するときにユーザが望むように溶断されまた
はされないフイールドプログラマブルヒユーズで
ある。このフイールドプログラミング手法を用い
ることによつて、クロツクの極性が制御され得
る。クロツク極性制御信号を動的に供給する手段
は、フイールドプログラマブル入力の代わりに、
たとえばプログラマブルANDアレイ、プログラ
マブルANDアレイの組合わせ、または同様のも
のを用いて、実現される。第１図において見るこ
とができるように、選択された極性のクロツク信
号が、排他的ORゲート４５の出力においてライ
ン１６上に供給されている。
ライン３８上のクロツク能動化信号ENは、ク
ロツク能動化信号ENを動的に供給する手段４８
によつて与えられる。第１図に示されているよう
に、手段４８は、プログラマブルANDアレイ４
９または他のロジツク回路を用いて実現される。
ロツク能動化信号ENを動的に供給する手段４８
によつて与えられる。第１図に示されているよう
に、手段４８は、プログラマブルANDアレイ４
９または他のロジツク回路を用いて実現される。
第１図に示された好ましい実施例の付加的な特
徴は、非同期リセツト信号ARをレジスタ手段１
５に動的に供給する手段５０を含んでいる。この
手段５０は、第１図においてプログラマブル
ANDアレイ５１によつてまたは他のロジツク回
路によつて実現される。非同期リセツト信号AR
がハイに進むときに、レジスタ手段１５は非同期
リセツトされて、ゼロ出力をライン１７上に供給
する。このスイツチングは、クロツク信号とは無
関係に発生する。非同期リセツト信号ARは、レ
ジスタ手段１５によつてライン５２を介して受取
られる。
徴は、非同期リセツト信号ARをレジスタ手段１
５に動的に供給する手段５０を含んでいる。この
手段５０は、第１図においてプログラマブル
ANDアレイ５１によつてまたは他のロジツク回
路によつて実現される。非同期リセツト信号AR
がハイに進むときに、レジスタ手段１５は非同期
リセツトされて、ゼロ出力をライン１７上に供給
する。このスイツチングは、クロツク信号とは無
関係に発生する。非同期リセツト信号ARは、レ
ジスタ手段１５によつてライン５２を介して受取
られる。
レジスタ手段１５はまた、ライン５３を介して
同期プリセツト信号SPを受取る。この同期プリ
セツト信号がセツトされた場合に、クロツク信号
によつてクロツクされるときにレジスタ手段１５
の出力はライン１７上でハイの信号にセツトされ
る。同期プリセツト信号SPまたは非同期リセツ
ト信号ARを供給する手段は第１図に示されてい
ないが、プログラマブルANDアレイなどを用い
て動的に実現することができる。
同期プリセツト信号SPを受取る。この同期プリ
セツト信号がセツトされた場合に、クロツク信号
によつてクロツクされるときにレジスタ手段１５
の出力はライン１７上でハイの信号にセツトされ
る。同期プリセツト信号SPまたは非同期リセツ
ト信号ARを供給する手段は第１図に示されてい
ないが、プログラマブルANDアレイなどを用い
て動的に実現することができる。
第１図の出力ロジツク回路１０はまた、出力選
択手段１９によつて選択されたライン３３上の出
力信号を受取るインバータ５５などの出力手段５
４を含んでいる。このインバータ５５は、ライン
５６上の出力能動化信号によつて能動化される。
ライン５６上に出力能動化信号を動的に供給する
手段５７もまた含まれている。第１図の手段５７
は、プログラマブルANDアレイによつて与えら
れた複数の積５８の合計によつて実現される。こ
の合計は、ライン５６上の多重入力ORゲート５
９を介して供給される。出力能動化信号を発生す
る他のロジツク回路を設けることもできる。
択手段１９によつて選択されたライン３３上の出
力信号を受取るインバータ５５などの出力手段５
４を含んでいる。このインバータ５５は、ライン
５６上の出力能動化信号によつて能動化される。
ライン５６上に出力能動化信号を動的に供給する
手段５７もまた含まれている。第１図の手段５７
は、プログラマブルANDアレイによつて与えら
れた複数の積５８の合計によつて実現される。こ
の合計は、ライン５６上の多重入力ORゲート５
９を介して供給される。出力能動化信号を発生す
る他のロジツク回路を設けることもできる。
第１図の出力ロジツク回路の付加的な特徴は、
Ｉ／Ｏピン１２からフイードバツクとして信号を
提供する手段を含んでいる。この手段は、Ｉ／Ｏ
ピン１２から、真および補数バツフア６２のよう
な入力バツフア手段６１へ直接至る回路経路６０
を含んでいる。
Ｉ／Ｏピン１２からフイードバツクとして信号を
提供する手段を含んでいる。この手段は、Ｉ／Ｏ
ピン１２から、真および補数バツフア６２のよう
な入力バツフア手段６１へ直接至る回路経路６０
を含んでいる。
第２図に示された回路の説明を簡略化するため
に、破線６４内の出力ロジツク回路の部分は、出
力ロジツクマクロセル６５と呼ばれる。
に、破線６４内の出力ロジツク回路の部分は、出
力ロジツクマクロセル６５と呼ばれる。
この発明の出力ロジツク回路１０の機能をより
明白に議論するために、第２図は、プログラマブ
ルアレイロジツク装置１００におけるこの発明の
実現を描いている。第２図に示されたプログラマ
ブルアレイロジツク装置１００は、当業者にとつ
てよく知られている積和（sum of products）構
成を用いて構成されているが、ロジツクセルの他
の組合わせも用いることができる。したがつて、
複数の多重入力プログラマブルANDアレイ１０
１が装置上に形成されている。ANDアレイ１０
１は、複数の多重入力ORゲート１０２を用いて
加算されたいわゆる“積項（product term）”を
提供している。したがつて、ORゲート１０２の
各々の出力は、“積和項（sum of products
term）”である。
明白に議論するために、第２図は、プログラマブ
ルアレイロジツク装置１００におけるこの発明の
実現を描いている。第２図に示されたプログラマ
ブルアレイロジツク装置１００は、当業者にとつ
てよく知られている積和（sum of products）構
成を用いて構成されているが、ロジツクセルの他
の組合わせも用いることができる。したがつて、
複数の多重入力プログラマブルANDアレイ１０
１が装置上に形成されている。ANDアレイ１０
１は、複数の多重入力ORゲート１０２を用いて
加算されたいわゆる“積項（product term）”を
提供している。したがつて、ORゲート１０２の
各々の出力は、“積和項（sum of products
term）”である。
第２図の回路は、ラインからなる格子１１０を
用いるプログラマブルANDアレイを概略的に示
している。第３図は、格子１１０と論理的に等価
なものを示すために用いられる。第２図における
垂直ライン１０３の各々は、入力信号１０４また
は真および補数バツフア６２，６３からのフイー
ドバツク信号の１つを表わしている。第２図に示
された水平ライン１０５の各々は、複数の入力を
表わしており、プログラマブルANDアレイ１０
１へのラインの各交点１１１ごとに１つの入力を
表わしている。第３図に描かれているように、垂
直ラインと水平ラインとの各交点１１１は、垂直
ライン１０３の１つと、プログラマブルANDア
レイ１０１への多重入力１１２の１つとの間の溶
断可能なリンク１０６として描かれている。プロ
グラマブルANDアレイ１０１は、特定のプログ
ラマブルANDアレイ１０１の積項を制御する入
力を選択するために周知のヒユーズプログラミン
グ手法を用いてフイールドプログラム可能であ
る。
用いるプログラマブルANDアレイを概略的に示
している。第３図は、格子１１０と論理的に等価
なものを示すために用いられる。第２図における
垂直ライン１０３の各々は、入力信号１０４また
は真および補数バツフア６２，６３からのフイー
ドバツク信号の１つを表わしている。第２図に示
された水平ライン１０５の各々は、複数の入力を
表わしており、プログラマブルANDアレイ１０
１へのラインの各交点１１１ごとに１つの入力を
表わしている。第３図に描かれているように、垂
直ラインと水平ラインとの各交点１１１は、垂直
ライン１０３の１つと、プログラマブルANDア
レイ１０１への多重入力１１２の１つとの間の溶
断可能なリンク１０６として描かれている。プロ
グラマブルANDアレイ１０１は、特定のプログ
ラマブルANDアレイ１０１の積項を制御する入
力を選択するために周知のヒユーズプログラミン
グ手法を用いてフイールドプログラム可能であ
る。
第２図において見ることができるように、入力
信号の各々は、真および補数バツフア１１３のよ
うなバツフアを介して入力ライン１０４に与えら
れている。入力信号および真および補数バツフア
１１３，６３，６２からのフイードバツク信号の
各々は、プログラム可能なリンクを介してプログ
ラマブルアレイロジツク装置上のプログラマブル
ANDアレイ１０１のいずれかにリンクされ得る。
したがつて、プログラマブルアレイロジツク装置
１００は、広範囲のロジツクタスクを実行するよ
うにユーザによつて構成される。この発明の出力
ロジツク回路１０は、プログラマブルアレイロジ
ツク装置１００の融通性を増大させる。
信号の各々は、真および補数バツフア１１３のよ
うなバツフアを介して入力ライン１０４に与えら
れている。入力信号および真および補数バツフア
１１３，６３，６２からのフイードバツク信号の
各々は、プログラム可能なリンクを介してプログ
ラマブルアレイロジツク装置上のプログラマブル
ANDアレイ１０１のいずれかにリンクされ得る。
したがつて、プログラマブルアレイロジツク装置
１００は、広範囲のロジツクタスクを実行するよ
うにユーザによつて構成される。この発明の出力
ロジツク回路１０は、プログラマブルアレイロジ
ツク装置１００の融通性を増大させる。
プログラマブルアレイロジツク装置１００上の
この発明の出力ロジツク回路１０の実現が説明さ
れた。第１図に用いられた参照番号は、同じ構成
要素に対して第２図において用いられるであろ
う。
この発明の出力ロジツク回路１０の実現が説明さ
れた。第１図に用いられた参照番号は、同じ構成
要素に対して第２図において用いられるであろ
う。
したがつて、第１図において説明された出力ロ
ジツクマクロセル６５は、プログラマブルアレイ
ロジツク装置における入力／出力ポート１１の
各々に対してプログラマブルアレイロジツク装置
１００に含まれる。第２図において、入力／出力
ポート１１は、集積回路パツケージのＩ／Ｏピン
１２を用いて実現される。その発明の出力ロジツ
ク回路１０は、第１図を参照して詳細に議論され
たように、入力／出力ポート１１を構成してい
る。
ジツクマクロセル６５は、プログラマブルアレイ
ロジツク装置における入力／出力ポート１１の
各々に対してプログラマブルアレイロジツク装置
１００に含まれる。第２図において、入力／出力
ポート１１は、集積回路パツケージのＩ／Ｏピン
１２を用いて実現される。その発明の出力ロジツ
ク回路１０は、第１図を参照して詳細に議論され
たように、入力／出力ポート１１を構成してい
る。
出力手段５４は、第１図を参照して議論された
ようにインバータ５５を用いて実現されている。
出力能動化信号５６は、複数のプログラマブル
ANDアレイからの積和項として実現されている。
第２図において、ORゲート５９への入力として
５つのプログラマブルANDアレイが設けられて
いるが、設計者は、ORゲート５９への入力とし
てどのような数のANDアレイを設けることもで
きる。ORゲート５９の出力は、ライン５６上の
出力能動化信号である。したがつて、プログラマ
ブルANDアレイからの出力の合計を含むこの回
路は、ライン５６上に出力能動化信号を動的に供
給する。
ようにインバータ５５を用いて実現されている。
出力能動化信号５６は、複数のプログラマブル
ANDアレイからの積和項として実現されている。
第２図において、ORゲート５９への入力として
５つのプログラマブルANDアレイが設けられて
いるが、設計者は、ORゲート５９への入力とし
てどのような数のANDアレイを設けることもで
きる。ORゲート５９の出力は、ライン５６上の
出力能動化信号である。したがつて、プログラマ
ブルANDアレイからの出力の合計を含むこの回
路は、ライン５６上に出力能動化信号を動的に供
給する。
ライン１４上のロジツク信号は、ORゲート１
０６から積和項の組合わせ信号として供給されて
いる。第２図において、５つの個別的なプログラ
マブルANDアレイ１０１から信号を受取る５−
入力ORゲート１０６は、ライン１４上に組合わ
せ信号を供給している。しかしながら、先行技術
において評価されたように、組合わせ信号を供給
するORゲート１０６への入力としてどのような
数のプログラマブルANDアレイも設計され得る。
０６から積和項の組合わせ信号として供給されて
いる。第２図において、５つの個別的なプログラ
マブルANDアレイ１０１から信号を受取る５−
入力ORゲート１０６は、ライン１４上に組合わ
せ信号を供給している。しかしながら、先行技術
において評価されたように、組合わせ信号を供給
するORゲート１０６への入力としてどのような
数のプログラマブルANDアレイも設計され得る。
クロツク信号を供給する手段は、ライン３９に
よつて実現される。好ましい実施例において、ク
ロツクは、ライン３９上のクロツク信号CKに加
えて、プログラマブルアレイに信号１０７を供給
する入力ピン（図示せず）に接続されている。第
２図において、クロツク信号ライン３９とアレイ
に入力を供給する入力１０７との間の接続は、こ
の発明にとつて必要ではないので図示されていな
い。
よつて実現される。好ましい実施例において、ク
ロツクは、ライン３９上のクロツク信号CKに加
えて、プログラマブルアレイに信号１０７を供給
する入力ピン（図示せず）に接続されている。第
２図において、クロツク信号ライン３９とアレイ
に入力を供給する入力１０７との間の接続は、こ
の発明にとつて必要ではないので図示されていな
い。
第１図を参照して議論されたライン５６上の出
力能動化信号以外の動的制御信号の各々は、単一
プログラマブルANDアレイの出力として与えら
れている。したがつて、非同期リセツト信号AR
は、ライン５２上のプログラマブルANDアレイ
の出力として与えられている。クロツク能動化信
号ENは、ライン３８上のプログラマブルAND
アレイの出力として与えられている。フイードバ
ツク選択信号S0は、ライン３４上のプログラマブ
ルANDアレイの出力として与えられている。出
力選択信号は、それぞれライン２８および２９上
の２つのプログラマブルANDアレイの出力とし
て与えられた２−ビツト信号である。上述の制御
信号のいずれも、もし望むならば積和のようなよ
り複雑なロジツク回路によつて実現され得る。
力能動化信号以外の動的制御信号の各々は、単一
プログラマブルANDアレイの出力として与えら
れている。したがつて、非同期リセツト信号AR
は、ライン５２上のプログラマブルANDアレイ
の出力として与えられている。クロツク能動化信
号ENは、ライン３８上のプログラマブルAND
アレイの出力として与えられている。フイードバ
ツク選択信号S0は、ライン３４上のプログラマブ
ルANDアレイの出力として与えられている。出
力選択信号は、それぞれライン２８および２９上
の２つのプログラマブルANDアレイの出力とし
て与えられた２−ビツト信号である。上述の制御
信号のいずれも、もし望むならば積和のようなよ
り複雑なロジツク回路によつて実現され得る。
プログラマブルアレイロジツク装置１００上の
出力ロジツク回路１０の各々は、出力ロジツクマ
クロセル６５を含んでいる。種々の動的制御信号
を供給する手段は、単一プログラマブルANDア
レイ１００の出力からの簡単な積項または複数の
プログラマブルANDアレイを加算するORゲート
１０２の出力から積項の和のいずれかとして、
種々の態様で構成され得る。さらに、各Ｉ／Ｏピ
ンは、独自に構成され得る。
出力ロジツク回路１０の各々は、出力ロジツクマ
クロセル６５を含んでいる。種々の動的制御信号
を供給する手段は、単一プログラマブルANDア
レイ１００の出力からの簡単な積項または複数の
プログラマブルANDアレイを加算するORゲート
１０２の出力から積項の和のいずれかとして、
種々の態様で構成され得る。さらに、各Ｉ／Ｏピ
ンは、独自に構成され得る。
第２図に示されたプログラマブルアレイロジツ
ク装置１００は、２つの個別的なＩ／Ｏピンを構
成する２つの出力ロジツク回路１０を伴なつて描
かれている。しかしながら、省略符号１１６，１
１７は、どのような数のＩ／Ｏピンおよび入力も
この装置内に設計することができ、どのような大
きさのプログラマブルアレイロジツク格子１１０
も、集積回路およびパツケージング技術の制約の
中で形成され得るということを示している。
ク装置１００は、２つの個別的なＩ／Ｏピンを構
成する２つの出力ロジツク回路１０を伴なつて描
かれている。しかしながら、省略符号１１６，１
１７は、どのような数のＩ／Ｏピンおよび入力も
この装置内に設計することができ、どのような大
きさのプログラマブルアレイロジツク格子１１０
も、集積回路およびパツケージング技術の制約の
中で形成され得るということを示している。
典型的なプログラマブルアレイロジツク装置
は、たとえば、２４の入力／出力ピンを含み、そ
の半数は、この発明によつて教示されたような出
力ロジツク回路１０を用いて構成される。
は、たとえば、２４の入力／出力ピンを含み、そ
の半数は、この発明によつて教示されたような出
力ロジツク回路１０を用いて構成される。
第２図において、同期プリセツト信号SPは、
プログラマブルアレイロジツク装置１００上の出
力ロジツクマクロセル６５におけるすべてのレジ
スタ手段１５（第１図参照）に共通して与えられ
ている。同期プリセツト信号SPは、ライン１０
８上のプログラマブルANDアレイの出力から積
項として動的に与えられている。他の動的制御信
号によつて、同期プリセツト信号SPまたは非同
期リセツト信号ARは、この発明に従う積和項の
ような他のロジツク回路によつて実現され得る。
図面を簡略化するために、出力ロジツクマクロセ
ル６５の各々に接続されているようには示されて
いない。
プログラマブルアレイロジツク装置１００上の出
力ロジツクマクロセル６５におけるすべてのレジ
スタ手段１５（第１図参照）に共通して与えられ
ている。同期プリセツト信号SPは、ライン１０
８上のプログラマブルANDアレイの出力から積
項として動的に与えられている。他の動的制御信
号によつて、同期プリセツト信号SPまたは非同
期リセツト信号ARは、この発明に従う積和項の
ような他のロジツク回路によつて実現され得る。
図面を簡略化するために、出力ロジツクマクロセ
ル６５の各々に接続されているようには示されて
いない。
プログラマブルアレイロジツク信号１００の機
能は、動的に与えられた制御信号によつて増強さ
れている。たとえば、ライン５６上のプログラム
可能な、動的に変化する出力能動化信号は、出力
手段５４を不能化することができかつ出力ロジツ
クマクセル６５における出力選択手段１９によつ
て与えられた出力信号とは無関係にＩ／Ｏピン１
２に入力信号を供給させることができる。Ｉ／Ｏ
ピン１２からの入力信号は、ライン６０を介して
真および補数バツフア６２に与えられる。ライン
５６上の出力能動化信号が動的に変化して戻ると
きに、Ｉ／Ｏピン１２は、出力ピンとしてその機
能を再開する。
能は、動的に与えられた制御信号によつて増強さ
れている。たとえば、ライン５６上のプログラム
可能な、動的に変化する出力能動化信号は、出力
手段５４を不能化することができかつ出力ロジツ
クマクセル６５における出力選択手段１９によつ
て与えられた出力信号とは無関係にＩ／Ｏピン１
２に入力信号を供給させることができる。Ｉ／Ｏ
ピン１２からの入力信号は、ライン６０を介して
真および補数バツフア６２に与えられる。ライン
５６上の出力能動化信号が動的に変化して戻ると
きに、Ｉ／Ｏピン１２は、出力ピンとしてその機
能を再開する。
すなわち、Ｉ／Ｏピン１２が出力ピンであると
きに、出力選択マルチプレクサ１９からのデータ
はインバータ５５を介してＩ／Ｏピン１２に進
む。出力選択マルチプレクサ１９から出力された
データはライン６０を介して進み、このデータは
回路に送り返される。このデータはフイードバツ
クである。要するに、データがＩ／Ｏピン１２を
介して入力されたときに、それは「入力」であ
り、データが出力選択マルチプレクサ１９から出
力されライン６０上を介して送られたときに、そ
れは「フイードバツク」である。このように、
Ｉ／Ｏピン１２は、ロジツク装置への入力および
出力としての双方向ピンとして機能し、ライ６０
はＩ／Ｏピン１２からの入力のためのまた出力選
択マルチプレクサ１９からのフイードバツクのた
めのデータ経路として機能する。
きに、出力選択マルチプレクサ１９からのデータ
はインバータ５５を介してＩ／Ｏピン１２に進
む。出力選択マルチプレクサ１９から出力された
データはライン６０を介して進み、このデータは
回路に送り返される。このデータはフイードバツ
クである。要するに、データがＩ／Ｏピン１２を
介して入力されたときに、それは「入力」であ
り、データが出力選択マルチプレクサ１９から出
力されライン６０上を介して送られたときに、そ
れは「フイードバツク」である。このように、
Ｉ／Ｏピン１２は、ロジツク装置への入力および
出力としての双方向ピンとして機能し、ライ６０
はＩ／Ｏピン１２からの入力のためのまた出力選
択マルチプレクサ１９からのフイードバツクのた
めのデータ経路として機能する。
ライン５２上に動的に供給された非同期リセツ
ト信号ARを通して有効な機能の増強の一例は、
以下のように進行する。ライン５２上の非同期リ
セツト信号ARがハイになるとき、レジスタ手段
１５の出力はローに変化するであろう。したがつ
て、ライン１８および２７上のレジスタ手段１５
の出力の補数は、ハイに進むであろう。動的フ
イードバツク選択信号S0および動的出力選択信号
S1，S2はその後、ライン１８および２７上に予測
可能なレジスタされた出力を有しており、ライン
１４を横切つて与えられた組合わせロジツク信号
からいずれが独立しているかを選択する。したが
つて、ライン５２上に非同期リセツト信号ARを
与え、ライン３４上にフイードバツク選択信号S0
を与え、かつライン２８および２９上に出力選択
信号S1，S2を与えるプログラマブルANDアレイ
のプログラミングを統合することによつて、先行
技術の装置において実行することができなかつた
プログラマブルアレイロジツク装置１００の特定
の機能が実現され得る。他の機能を提供する制御
信号の他の組合わせが考えられる。
ト信号ARを通して有効な機能の増強の一例は、
以下のように進行する。ライン５２上の非同期リ
セツト信号ARがハイになるとき、レジスタ手段
１５の出力はローに変化するであろう。したがつ
て、ライン１８および２７上のレジスタ手段１５
の出力の補数は、ハイに進むであろう。動的フ
イードバツク選択信号S0および動的出力選択信号
S1，S2はその後、ライン１８および２７上に予測
可能なレジスタされた出力を有しており、ライン
１４を横切つて与えられた組合わせロジツク信号
からいずれが独立しているかを選択する。したが
つて、ライン５２上に非同期リセツト信号ARを
与え、ライン３４上にフイードバツク選択信号S0
を与え、かつライン２８および２９上に出力選択
信号S1，S2を与えるプログラマブルANDアレイ
のプログラミングを統合することによつて、先行
技術の装置において実行することができなかつた
プログラマブルアレイロジツク装置１００の特定
の機能が実現され得る。他の機能を提供する制御
信号の他の組合わせが考えられる。
プログラマブルアレイロジツク装置１００のオ
ペレーシヨンにおける増強の他の例は、ライン３
８上に動的に供給されたクロツク能動化信号EN
を含んでいる。ラインを１６を介してレジスタ手
段１５に与えられたクロツク信号を動的に不能化
することによつて、ユーザ、は、レジスタ手段１
５に特定の信号をプログラム可能な態様でストア
することができる一方で、ライン１６上のクロツ
ク信号は不能化される。ライン２８および２９上
の出力選択信号S1，S2をライン３８上のクロツク
能動化信号ENと統合することによつて、ユーザ
は、ライン３３上の出力信号として、プログラマ
ブルロジツクアレイ１００における動的フアクタ
に依存して遅延されレジスタされた信号の選択を
プログラムすることができるであろう。再度、ラ
イン３８上の動的にプログラム可能なクロツク能
動化信号ENを用いる複数の他の構成が考えられ
得る。
ペレーシヨンにおける増強の他の例は、ライン３
８上に動的に供給されたクロツク能動化信号EN
を含んでいる。ラインを１６を介してレジスタ手
段１５に与えられたクロツク信号を動的に不能化
することによつて、ユーザ、は、レジスタ手段１
５に特定の信号をプログラム可能な態様でストア
することができる一方で、ライン１６上のクロツ
ク信号は不能化される。ライン２８および２９上
の出力選択信号S1，S2をライン３８上のクロツク
能動化信号ENと統合することによつて、ユーザ
は、ライン３３上の出力信号として、プログラマ
ブルロジツクアレイ１００における動的フアクタ
に依存して遅延されレジスタされた信号の選択を
プログラムすることができるであろう。再度、ラ
イン３８上の動的にプログラム可能なクロツク能
動化信号ENを用いる複数の他の構成が考えられ
得る。
第２図における実施例に示されていないが、同
期プリセツト信号は同様に、この発明の出力ロジ
ツク回路１０に付加的な融通性をもたらすことと
は無関係に、出力ロジツクマクロセル６５の各々
に動的に供給され得るであろう。
期プリセツト信号は同様に、この発明の出力ロジ
ツク回路１０に付加的な融通性をもたらすことと
は無関係に、出力ロジツクマクロセル６５の各々
に動的に供給され得るであろう。
ライン３３上の出力信号とは無関係にライン２
７上のレジツタ項およびライン２６上の組合わせ
項から選択するフイードバツク選択手段２５を設
けることによつて、プログラマブルアレイロジツ
ク装置１００の性能を強化する付加的な特徴が見
出され得る。
７上のレジツタ項およびライン２６上の組合わせ
項から選択するフイードバツク選択手段２５を設
けることによつて、プログラマブルアレイロジツ
ク装置１００の性能を強化する付加的な特徴が見
出され得る。
すなわち、ライン５６上の出力の能動化信号を
ライン３４上のフイードバツク選択信号S0と調整
することによつて、ロジツク項（すなわちライン
２６上の組合わせ項またはライン２７上のレジス
タ項のいずれか）が真および補数バツフア６３を
介してプログラマブルロジツクアレイにフイード
バツクされ得るのと同時に、Ｉ／Ｏピン１２がラ
イン６０を介して真および補数バツフア６２へ入
力信号を与えることができるように、出力手段５
４は不能化され得る。したがつて、真および補数
バツフア６３を介するフイードバツクは、出力手
段５４を不能化することによつて影響を受けるこ
とはない。
ライン３４上のフイードバツク選択信号S0と調整
することによつて、ロジツク項（すなわちライン
２６上の組合わせ項またはライン２７上のレジス
タ項のいずれか）が真および補数バツフア６３を
介してプログラマブルロジツクアレイにフイード
バツクされ得るのと同時に、Ｉ／Ｏピン１２がラ
イン６０を介して真および補数バツフア６２へ入
力信号を与えることができるように、出力手段５
４は不能化され得る。したがつて、真および補数
バツフア６３を介するフイードバツクは、出力手
段５４を不能化することによつて影響を受けるこ
とはない。
前述の例が描いたように、プログラマブルアレ
イロジツク装置１００の機能は、この発明の出力
ロジツク回路１０によつて大きく増強される。さ
らに、出力ロジツク回路１０は、集積回路チツプ
上で実現された特定の回路の融通性および動的制
御を増強するために種々の集積回路装置において
利用され得る。この態様で、チツプ上で実現され
たロジツク装置の数に対して与えられた集積回路
チツプ上の比較的少数の入力／出力ポートによつ
て引起こされた限界が最小限にされ得る。
イロジツク装置１００の機能は、この発明の出力
ロジツク回路１０によつて大きく増強される。さ
らに、出力ロジツク回路１０は、集積回路チツプ
上で実現された特定の回路の融通性および動的制
御を増強するために種々の集積回路装置において
利用され得る。この態様で、チツプ上で実現され
たロジツク装置の数に対して与えられた集積回路
チツプ上の比較的少数の入力／出力ポートによつ
て引起こされた限界が最小限にされ得る。
この発明の好ましい実施例の前述の説明は、例
示および説明の目的で提供された。これは、この
発明を開示されたそのままの形態に限定しようと
するものではなく、明らかに上述の教示内容を考
慮して多くの修正および変更が可能である。この
プログラマブルアレイロジツク装置の実施例は、
この発明の原理およびその現実の応用を最もよく
説明し、これにより当業者が種々の実施例におい
ておよび企画されている特定の用途に適する種々
の変形例を伴なつて利用することができるように
選択されかつ説明された。この発明の範囲はここ
に添付された特許請求の範囲によつて規定される
ものである。
示および説明の目的で提供された。これは、この
発明を開示されたそのままの形態に限定しようと
するものではなく、明らかに上述の教示内容を考
慮して多くの修正および変更が可能である。この
プログラマブルアレイロジツク装置の実施例は、
この発明の原理およびその現実の応用を最もよく
説明し、これにより当業者が種々の実施例におい
ておよび企画されている特定の用途に適する種々
の変形例を伴なつて利用することができるように
選択されかつ説明された。この発明の範囲はここ
に添付された特許請求の範囲によつて規定される
ものである。
第１図は、この発明の好ましい実施例のロジツ
ク図である。第２図は、この発明を実現するプロ
グラマブルアレイロジツク装置の概略図である。
第３図は、プログラマブルANDアレイの論理的
に等価なものを示す図であり、複数のこれらのア
レイは第１図および第２図に概略的に描かれてい
る。 図において、１０は出力ロジツク回路、１１は
入力／出力ポート、１２はＩ／Ｏピン、１５はレ
ジスタ、１９は出力選択マルチプレクサ、２１，
５５はインバータ、２５はフイードバツクマルチ
プレクサ、３１，３２，３６，４９，５１はプロ
グラマブルANDアレイ、４０はANDゲート、４
１はNORゲート、４３はNANDゲート、４５，
５９，１０２，１０６はORゲート、４７はヒユ
ーズ、６０は回路経路、６２，６３，１１３は真
および補数バツフア、６５は出力ロジツクマクロ
セル、１００はプログラマブルアレイロジツク装
置、１０１は多重入力プログラマブルANDアレ
イを示す。
ク図である。第２図は、この発明を実現するプロ
グラマブルアレイロジツク装置の概略図である。
第３図は、プログラマブルANDアレイの論理的
に等価なものを示す図であり、複数のこれらのア
レイは第１図および第２図に概略的に描かれてい
る。 図において、１０は出力ロジツク回路、１１は
入力／出力ポート、１２はＩ／Ｏピン、１５はレ
ジスタ、１９は出力選択マルチプレクサ、２１，
５５はインバータ、２５はフイードバツクマルチ
プレクサ、３１，３２，３６，４９，５１はプロ
グラマブルANDアレイ、４０はANDゲート、４
１はNORゲート、４３はNANDゲート、４５，
５９，１０２，１０６はORゲート、４７はヒユ
ーズ、６０は回路経路、６２，６３，１１３は真
および補数バツフア、６５は出力ロジツクマクロ
セル、１００はプログラマブルアレイロジツク装
置、１０１は多重入力プログラマブルANDアレ
イを示す。
Claims (1)
- 【特許請求の範囲】 １ 入力／出力ポートの構成を制御する出力ロジ
ツク回路であつて、 ロジツク信号を供給する手段と、 クロツク信号に応答して、前記ロジツク信号を
ラツチしてレジスタされた信号を供給するレジス
タ手段と、 出力選択信号に応答して、前記ロジツク信号ま
たは前記レジスタされた信号を選択する出力選択
手段と、 フイードバツク信号を供給するフイードバツク
手段とを備え、前記フイードバツク手段は、フイ
ードバツク選択信号に応答してフイードバツク信
号として前記ロジツク信号または前記レジスタさ
れた信号を選択するフイードバツク選択手段を含
み、 クロツク能動化信号に応答して、前記クロツク
信号を供給して前記レジスタ手段をクロツクする
クロツク信号能動化手段と、 前記クロツク信号を供給するクロツク手段と、 前記クロツク能動化信号を動的に供給する手段
と、 前記フイードバツク選択信号を動的に供給する
手段と、 前記出力選択信号を動的に供給する手段とをさ
らに備えた、出力ロジツク回路。 ２ 前記レジスタ手段は、 リセツト信号に応答して、前記レジスタ手段を
非同期的にリセツトする手段と、 前記リセツト信号を動的に供給する手段とを含
む、特許請求の範囲第１項記載の出力ロジツク回
路。 ３ 前記レジスタ手段は、 プリセツト信号に応答して、前記レジスタ信号
を同期的にプリセツトする手段と、 前記プリセツト信号を動的に供給する手段とを
含む、特許請求の範囲第１項記載の出力ロジツク
回路。 ４ 出力能動化信号に応答して、前記出力選択手
段から選択された信号を出力信号として前記出力
ポートに供給する出力手段と、 前記出力能動化信号を動的に供給する手段とを
さらに備えた、特許請求の範囲第１項記載の出力
ロジツク回路。 ５ 前記クロツク能動化手段は、 前記クロツク信号の極性をプログラム可能な態
様で選択する手段を含む、特許請求の範囲第１項
記載の出力ロジツク回路。 ６ 極性選択信号に応答して、前記クロツク信号
の極性を選択する手段と、 前記極性選択信号を動的に供給する手段とをさ
らに備えた、特許請求の範囲第１項記載の出力ロ
ジツク回路。 ７ 前記レジスタ手段は、前記レジスタされた信
号と、前記レジスタされた信号の補数とを供給
し、 前記ロジツク信号を補つて前記ロジツク信号の
補数を供給する手段をさらに備え、 前記出力選択手段は、前記レジスタされた信
号、前記レジスタされた信号の補数、前記ロジツ
ク信号、または前記ロジツク信号の補数を前記出
力信号として選択する、特許請求の範囲第１項記
載の出力ロジツク回路。 ８ 入力／出力ポートと通信して前記入力／出力
ポートからフイードバツクとしてデータ信号を供
給する手段をさらに備えた、特許請求の範囲第１
項記載の出力ロジツク回路。 ９ ロジツク信号を動的を発生する複数のロジツ
クセルと、前記ロジツク信号のサブセツトを組合
わせて複数の組合わせ信号を発生する第２の複数
の組合わせ手段とを有するプログラマブルアレイ
ロジツク装置において、入力／出力ポートの構成
を制御する回路であつて、 クロツク信号に応答して、前記組合わせ信号の
１つをラツチするレジスタ手段と、 クロツク能動化信号に応答して、前記クロツク
信号を供給して前記レジスタ手段をクロツクする
クロツク能動化手段と、 前記クロツク能動化信号を動的に供給する手段
とを備えた、回路。 １０ 前記クロツク能動化手段は、 前記クロツク信号の極性をプログラム可能な態
様で選択する手段を含む、特許請求の範囲第９項
記載の回路。 １１ 極性選択信号に応答して、前記クロツク信
号の極性を選択する手段と、 前記極性選択信号を動的に供給する手段とをさ
らに備えた、特許請求の範囲第９項記載の回路。 １２ ロジツク信号を動的に発生する複数のロジ
ツクセルと、前記ロジツク信号のサブセツトを組
合わせて複数の組合わせ信号を発生する第２の複
数の組合わせ手段とを有するプログラマブルアレ
イロジツク装置において、入力／出力ポートの構
成を制御する回路であつて、 前記組合わせ信号の１つをラツチしかつレジス
タされた信号を供給するレジスタ手段と、 出力選択信号に応答して、前記レジスタされた
信号または前記１つの組合わせ信号を出力信号と
して選択する出力選択手段と、 前記出力選択信号を動的に供給する手段とを備
えた、回路。 １３ 前記レジスタ手段は、前記レジスタされた
信号と、前記レジスタされた信号の補数とを供給
し、 前記１つの組合わせ信号を補つて前記組合わせ
信号の補数を供給する手段をさらに備え、 前記出力選択手段は、前記レジスタされた信
号、前記レジスタされた信号の補数、前記１つの
組合わせ信号、または前記１つの組合わせ信号の
補数の前記出力信号として選択する、特許請求の
範囲第１２項記載の回路。 １４ 出力能動化信号に応答して、入力／出力ポ
ートにおいて出力信号を能動化する出力能動化手
段と、 前記出力能動化信号を動的に供給する手段とを
さらに備えた、特許請求の範囲第１０項記載の回
路。 １５ 前記入力／出力ポートと通信して前記入
力／出力ポートからフイードバツクとして前記プ
ログラマブルロジツクセルアレイ手段へデータ信
号を供給する手段をさらに備えた、特許請求の範
囲第１４項記載の回路。 １６ ロジツク信号を動的に発生する複数のロジ
ツクセルと、前記ロジツク信号のサブセツトを組
合わせて複数の組合わせ信号を発生する第２の複
数の組合わせ手段とを有するプログラマブルアレ
イロジツク装置において、入力／出力ポートの構
成を制御する回路であつて、 前記組合わせ信号の１つをラツチしてレジスタ
された信号を供給するレジスタ手段と、 前記プログラマブルロジツクセルアレイにフイ
ードバツクデータを供給するフイードバツク手段
とを備え、前記フイードバツク手段は、フイード
バツク選択信号に応答して前記レジスタされた信
号または前記１つの組合わせ信号を前記フイード
バツクデータとして選択するフイードバツク選択
手段を含み、 前記フイードバツク選択信号を動的に供給する
手段をさらに備えた、回路。 １７ 複数の入力／出力ポートを有するプログラ
マブルアレイロジツク装置であつて、 複数のデータ信号に応答して１組のロジツク信
号を供給するプログラマブルロジツクセルアレイ
手段と、 ロジツク信号の前記組のサブセツトを組合わせ
て組合わせ信号を供給する組合わせ手段と、 出力の構成を制御する出力ロジツク手段とを備
え、前記出力ロジツク手段は、 クロツク信号に応答して、前記組合わせ信号を
ラツチしてレジスタされた信号を供給するレジス
タ手段と、 出力選択信号に応答して、前記組合わせ信号ま
たは前記レジスタされた信号を選択する出力選択
手段と、 フイードバツク信号をデータとして前記プログ
ラマブルロジツクセルアレイ手段に与えるフイー
ドバツク手段とを含み、前記フイードバツク手段
は、フイードバツク選択信号に応答して前記組合
わせ信号または前記レジスタされた信号を前記フ
イードバツク信号として選択するフイードバツク
選択手段を有し、 クロツク能動化信号に応答して、前記クロツク
信号を供給して前記レジスタ手段をクロツクする
クロツク信号能動化手段をさらに含み、 出力能動化信号に応答して、前記出力選択手段
から選択された信号を前記入力／出力ポートの１
つにおいて出力信号として供給する出力手段と、 前記クロツク信号を供給するクロツク手段と、 前記クロツク能動化信号として前記ロジツク信
号の組から少なくとも１つのロジツク信号または
ロジツク信号の組合わせを供給する手段と、 前記フイードバツク選択信号として前記ロジツ
ク信号の組から少なくとも１つのロジツク信号ま
たはロジツク信号の組合わせを供給する手段と、 前記出力選択信号として前記ロジツク信号の組
から少なくとも１つのロジツク信号またはロジツ
ク信号の組合わせを供給する手段と、 前記出力能動化信号として前記ロジツク信号の
組から少なくとも１つのロジツク信号またはロジ
ツク信号の組合わせを供給する手段とをさらに備
えた、プログラマブルアレイロジツク装置。 １８ 前記出力ロジツク手段の前記レジスタ手段
は、 リセツト信号に応答して、前記レジスタ手段を
非同期的にリセツトする手段と、 前記リセツト信号として前記ロジツク信号の組
から少なくとも１つのロジツク信号またはロジツ
ク信号の組合わせを供給する手段とをさらに含
む、特許請求の範囲第１７項記載の装置。 １９ 前記出力ロジツク手段の前記レジスタ手段
は、 プリセツト信号に応答して、前記レジスタ手段
を同期的にプリセツトする手段と、 前記プリセツト信号として前記ロジツク信号の
組から少なくとも１つのロジツク信号またはロジ
ツク信号の組合わせを供給する手段とを含む、特
許請求の範囲第１７項記載の装置。 ２０ 前記クロツク能動化手段は、 前記クロツク信号の極性をプログラム可能な態
様で制御する手段を含む、特許請求の範囲第１７
項記載の装置。 ２１ 極性選択信号に応答して、前記クロツク信
号の極性を選択する手段と、 前記極性選択信号を動的に供給する手段とをさ
らに備えた、特許請求の範囲第１７項記載の装
置。 ２２ 前記レジスタ手段は、前記レジスタされた
信号と、前記レジスタされた信号の補数とを供給
し、 前記組合わせ信号を補つて前記組合わせ信号の
補数を供給する手段をさらに備え、 前記出力選択手段は、前記レジスタされた信
号、前記レジスタされた信号の補数、前記組合わ
せ信号、または前記組合わせ信号の補数を前記出
力信号として選択する、特許請求の範囲第１７項
記載の装置。 ２３ 前記入力／出力ポートと通信して前記入
力／出力ポートからフイードバツクとして前記プ
ログラマブルロジツクセルアレイ手段へデータ信
号を供給する手段をさらに備えた、特許請求の範
囲第１７項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US65610984A | 1984-09-28 | 1984-09-28 | |
| US656109 | 1984-09-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6186855A JPS6186855A (ja) | 1986-05-02 |
| JPH0568729B2 true JPH0568729B2 (ja) | 1993-09-29 |
Family
ID=24631665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214438A Granted JPS6186855A (ja) | 1984-09-28 | 1985-09-26 | 出力ロジツク回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0177280B1 (ja) |
| JP (1) | JPS6186855A (ja) |
| AT (1) | ATE64044T1 (ja) |
| DE (1) | DE3582990D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758747A (en) * | 1986-05-30 | 1988-07-19 | Advanced Micro Devices, Inc. | Programmable logic device with buried registers selectively multiplexed with output registers to ports, and preload circuitry therefor |
| US4789951A (en) * | 1986-05-16 | 1988-12-06 | Advanced Micro Devices, Inc. | Programmable array logic cell |
| US4779229A (en) * | 1986-07-02 | 1988-10-18 | Advanced Micro Devices, Inc. | Prom with programmable output structures |
| US4783606A (en) * | 1987-04-14 | 1988-11-08 | Erich Goetting | Programming circuit for programmable logic array I/O cell |
| EP0310377B1 (en) * | 1987-10-02 | 1992-06-10 | Kawasaki Steel Corporation | Programmable input/output circuit |
| US4871930A (en) * | 1988-05-05 | 1989-10-03 | Altera Corporation | Programmable logic device with array blocks connected via programmable interconnect |
| US4894563A (en) * | 1988-10-11 | 1990-01-16 | Atmel Corporation | Output macrocell for programmable logic device |
| JP2566005B2 (ja) * | 1989-03-03 | 1996-12-25 | 株式会社東芝 | 入力切換装置 |
| FR2846765B1 (fr) * | 2002-11-04 | 2005-01-14 | St Microelectronics Sa | Registre tampon de sortie, circuit electronique et procede de delivrance de signaux l'utilisant |
| JP4790540B2 (ja) * | 2006-08-18 | 2011-10-12 | 富士通セミコンダクター株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022774B2 (ja) * | 1977-07-28 | 1985-06-04 | 日本電気株式会社 | 入出力端子制御方式 |
-
1985
- 1985-09-26 JP JP60214438A patent/JPS6186855A/ja active Granted
- 1985-09-26 DE DE8585306858T patent/DE3582990D1/de not_active Expired - Lifetime
- 1985-09-26 EP EP85306858A patent/EP0177280B1/en not_active Expired - Lifetime
- 1985-09-26 AT AT85306858T patent/ATE64044T1/de not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0177280A3 (en) | 1988-01-07 |
| EP0177280A2 (en) | 1986-04-09 |
| EP0177280B1 (en) | 1991-05-29 |
| DE3582990D1 (de) | 1991-07-04 |
| ATE64044T1 (de) | 1991-06-15 |
| JPS6186855A (ja) | 1986-05-02 |
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