JPH04227141A - 時分割多重化信号分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、入力される高次群信
号をフレーム同期のとれた状態でｎ個の低次群信号に分
離する時分割多重化信号分離回路に関するものである。

【０００２】

【従来の技術】図４は、例えば特開昭６１−５６４１号
公報に示された従来の時分割多重化信号分離回路の構成
を示すブロック図であり、図において、１は高次群信号
を入力する信号入力端子、２は前記多重化されている高
次群信号（３２Ｍｂｐｓ　）を複数（実施例では４つ）
の並列信号（８Ｍｂｐｓ　）に変換する直列並列変換回
路、３は前記複数の並列信号を同期がとれている状態で
それぞれラッチし、低次群信号として各チャネル（図中
、ＣＨ１〜ＣＨ４）に出力するラッチ回路、４は前記並
列信号をそれぞれ入力し、フレーム同期信号を検出する
パターン検出回路、５は同期確立のためのフレームパル
スを発生させるフレームパルス生成回路、６は前記パタ
ーン検出回路４からの検出信号と、前記フレームパルス
生成回路５からフレームパルスと照合し、タイミングの
一致するか否かを検出するタイミング一致検出回路、７
は前記タイミング一致検出回路６でタイミング一致で検
出されない場合に、インヒビット信号を出力する同期保
護回路、８は前記同期保護回路７からのインヒビット信
号を受けて、クロック信号の出力を１ビット分禁止する
インヒビット回路、９は高速クロック信号（３２Ｍｂｐ
ｓ　）を入力し、前記ラッチ回路３及びフレームパルス
生成回路５へのタイミング指示のためのクロック信号（
８Ｍｂｐｓ　）を出力する分周回路、１０は前記高次群
信号に同期した高速クロック信号（３２Ｍｂｐｓ　）の
クロック入力端子である。

【０００３】次に動作について説明する。まず、高次群
信号（３２Ｍｂｐｓ　）が信号入力端子１から入力され
ると、直列並列変換回路２により４つの並列信号（８Ｍ
ｂｐｓ　）に変換され、それぞれがラッチ回路３及びパ
ターン検出回路４に入力される。そして、このパターン
検出回路４にて該並列信号のフレーム同期信号が検出さ
れると、検出信号がタイミング一致検出回路６に入力さ
れ、フレームパルス生成回路５により発生されたフレー
ムパルスとの照合が行われる。

【０００４】このタイミング一致検出回路６で該パター
ン検出回路４からの検出信号と該フレームパルス生成回
路５からのフレームパルスのタイミングが一致した場合
、即ち、同期確立状態か、あるいは同期引込み動作中で
、連続して何回か一致検出がされた時に同期保護回路７
はフレーム同期が確立されていると判断し、そのままの
状態を維持する。これにより分周回路９からフレーム同
期のとれた状態でのクロック信号（８Ｍｂｐｓ　）が前
記フレームパルス生成回路５に入力されるとともに、前
記ラッチ回路３に入力されるため、このラッチ回路３は
フレーム同期状態で各並列信号をラッチし、低次群信号
（８Ｍｂｐｓ　）として各チャネルＣＨ１〜ＣＨ４に出
力する。

【０００５】一方、前記タイミング一致検出回路６にお
いて、前記パターン検出回路４からの検出信号と前記フ
レームパルス生成回路５からのフレームパルスとのタイ
ミングの一致が検出されない場合、即ち、同期引込み動
作中あるいは同期確立状態で連続して何回か不一致が検
出されると、前記同期保護回路７はインヒビット回路８
にインヒビット信号を出力する。これにより、インヒビ
ット回路８がクロック入力端末１０から入力される高速
クロック信号（３２Ｍｂｐｓ　）の１ビット分の出力を
禁止することで、分周回路９から出力されるクロック信
号（８Ｍｂｐｓ　）に従うフレームパルス生成回路５の
発生タイミング及びラッチ回路３のラッチタイミングを
前記入力された高次群信号の１ビット分シフトさせ、前
記タイミング一致検出回路６での一致が検出されるまで
シフト動作を繰返す。

【０００６】

【発明が解決しようとする課題】従来の時分割多重化信
号分離回路は以上のように構成されているので、インヒ
ビット回路は高速クロック信号に対応して動作する必要
があり、また、フレームパルス生成回路、タイミング一
致検出回路等を含む制御ループの遅延時間を該高速クロ
ック信号の１タイムスロット以下にする必要があること
から、（一般に、パターン検出１ビット即時シフト方式
という）、高価な高速動作素子により構成しなければな
らないなどの課題があった。

【０００７】この発明は上記のような課題を解消するた
めになされたもので、高価な高速動作素子を用いず、高
速な高次群信号を複数の低次群信号に分離する時分割多
重化信号分離回路を得ることを目的とする。

【０００８】

【課題を解決するための手段】この発明に係る時分割多
重化信号分離回路は、クロック発生手段により、入力さ
れる高次群信号と同期した高速クロック信号から位相の
異なる複数のクロック信号を生成し、選択制御手段によ
り、前記高次群信号を並列変換した複数の並列信号から
検出したフレーム同期信号との同期がとれるように、前
記複数のクロック信号をそれぞれシフト制御した信号及
びこれら信号により生成される同期検出用のフレームパ
ルスのうちから各１つを選択し、この同期がとれたフレ
ームパルスに対応しているクロック信号に従って前記複
数の並列信号をラッチし、低次群信号としてそれぞれ出
力するようにしたものである。

【０００９】

【作用】この発明における時分割多重化信号分離回路は
、入力される高次群信号と同期した高速クロック信号か
ら位相の異なる複数のクロック信号を生成し、これら複
数のクロック信号をシフト制御した信号及びこれら信号
により生成したフレーム同期検出用のフレームパルスを
選択するように構成することで、フレーム同期をとるた
めにシフト制御を行う制御ループを並列化したので、高
速動作部分を直列並列変換回路及びクロック発生手段の
初段のみに限定することができる。

【００１０】

【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による時分割多重化信
号分離回路の構成を示すブロック図であり、従来の時分
割多重化信号分離回路（図４）と同一又は相当部分には
同一符号を付して説明を省略する。

【００１１】図において、９ａ，９ｂはそれぞれクロッ
ク入力端子１０から入力される高速クロック信号（例え
ば３２Ｍｂｐｓ　）を位相の異なるクロック信号（８Ｍ
ｂｐｓ　）にする、プリセット値の異なる分周回路、１
１ａ，１１ｂは前記分周回路９ａ，９ｂから出力される
クロック信号をそれぞれ反転されるインバータであり、
これら分周回路９ａ，９ｂ及びインバータ１１ａ，１１
ｂによりクロック発生手段Ａを構成している。

【００１２】また、５ａ〜５ｄは前記クロック発生手段
Ａから得られる各クロック信号に従って、それぞれフレ
ーム同期用のフレームパルスを発生させるフレームパル
ス生成回路、８ａ〜８ｂは前記クロック発生手段Ａから
得られる各クロック信号について、ビット単位で出力制
御（シフト制御）をするインヒビット回路、１２は前記
インヒビット回路８ａ〜８ｂに対する各クロック信号の
シフト制御を指示するとともに、ラッチ回路３へ出力す
る該シフト制御された信号及びフレーム同期用のフレー
ムパルスの選択を指示する制御回路、１３ａは前記制御
回路１２の指示に従って、ラッチ回路３へ出力するクロ
ック信号を選択する第１の選択手段、１３ｂは前記制御
回路１２の指示に従って、フレーム同期検出用のフレー
ムパルスを選択する第２の選択回路であり、これらフレ
ームパルス生成回路５ａ〜５ｄ、インヒビット回路８ａ
〜８ｄ、制御回路１２及び第１及び第２の選択回路１３
ａ，１３ｂにより選択制御手段Ｂを構成している。

【００１３】次に動作について説明する。まず、高次群
信号（３２Ｍｂｐｓ　）が信号入力端子１から入力され
ると、直列並列変換回路により、４つの並列信号（８Ｍ
ｂｐｓ　）に変換され、それぞれがラッチ回路３及びパ
ターン検出回路４に入力される。そして、このパターン
検出回路４にて該並列信号のフレーム同期信号が検出さ
れると、検出信号がタイミング一致検出回路６に入力さ
れ、すでに制御回路１２により指示され第２の選択回路
１３ｂが選択したフレーム発生回路５ａ〜５ｄのいずれ
かからのフレームパルスとの照合が行われる。

【００１４】このタイミング一致検出回路６で該パター
ン検出回路４からの検出信号と該第２の選択回路１３ｂ
が選択フレームパルスのタイミングが一致した場合、即
ち、同期確立状態かあるいは同期引込み動作中で、連続
して何回か一致検出がされた時に同時保護回路７はフレ
ーム同期が確立されていると判断し、そのままの状態を
維持する。

【００１５】また、ラッチ回路３には、図２に示すよう
な位相の異なる４つのクロック信号（８Ｍｂｐｓ　）の
うち、第１の選択回路１３ａが前記制御回路１２の指示
に従って選択しクロック信号が入力され、このラッチ回
路３はフレーム同期状態で各並列信号をラッチし、低次
群信号（８Ｍｂｐｓ　）として各チャネルＣＨ１〜ＣＨ
４に出力する。

【００１６】一方、制御回路１２は、前記タイミング一
致検出回路６において、前記パターン検出回路４からの
検出信号と前記第２の選択回路１３ｂにより選択された
フレームパルスとのタイミングの一致が検出されない場
合、即ち、同期引込み動作中あるいは同期確立状態で連
続して何回かタイミングの不一致が検出されると、同期
保護回路７からの出力により前記第１及び第２の選択回
路１３ａ，１３ｂに選択変更指示をする（例えば、第１
及び第２の選択回路１３ａ，１３ｂがフレームパルス生
成回路５ａへの入力クロック信号及びその出力をそれぞ
れ選択していたとすると、次はフレームパルス生成回路
５ｂを選択するように５ａ→５ｂ→５ｃ→５ｄの順で指
示する）。

【００１７】それと同時に、選択されていたフレームパ
ルス生成回路（例えば５ａとする）へクロック信号（８
Ｍｂｐｓ　）を入力していたインヒビット回路８ａにこ
のクロック信号を１ビット分出力しよいようにシフト制
御し、該選択するフレームパルスのタイミングでフレー
ム同期がとれるまでこの動作を繰返す。

【００１８】なお、上記実施例では、クロック発生手段
Ａとして異なるプリセット値をそれぞれ固定した２つの
分周回路９ａ，９ｂ及びインバータ１１ａ，１１ｂによ
り構成し、高速クロック信号（３２Ｍｂｐｓ　）をそれ
ぞれ位相の異なる４つのクロック信号（８Ｍｂｐｓ　）
に分周しているが、該分周回路のプリセット値を制御す
ることにより、１個の分周回路で同様の効果を奏する。 この場合、フレームパルス生成回路は１個でよく、また
、第１及び第２の選択回路１３ａ，１３ｂは不要になる
。

【００１９】図３は前述したこの発明の他の実施例によ
る時分割多重化信号分離回路の構成を示すブロック図で
あり、図において、１４は１フレーム中のシフト制御の
回数を計数するフレームカウンタである。なお、他の構
成部は前述した通りである。

【００２０】次に動作について説明するがここでは、フ
レーム同期をとるための制御ループの動作について説明
する。

【００２１】タイミング一致検出回路６において、不一
致となる場合、同期保護回路７からインヒビット回路８
に対してインヒビット信号が出力される。そして、この
インヒビット回路８では出力するクロック信号の１ビッ
ト分を出力禁止して、フレームパルス生成回路５で生成
するフレームパルスのシフト制御を行うが、このシフト
制御する回数をフレームカウンタ１４が計数し、該回数
が１フレーム中のビット数となった時に制御回路１２に
制御信号が出力する。

【００２２】そして、この制御信号を受けた制御回路１
２は分周回路９のプリセット値を制御して、出力される
クロック信号（８Ｍｂｐｓ　）の位相を入力される高速
クロック信号（３２Ｍｂｐｓ　）の１ビット分変化させ
、パターン検出回路４からの検出信号と生成したフレー
ムパルスの同期がとれるまで前述した動作を繰返す。

【００２３】また、上記実施例では、３２Ｍｂｐｓ　の
高次群信号を４つの８Ｍｂｐｓ　の低次群信号に分離す
るように構成したが、特に信号速度、分離数等に制限は
ない。

【００２４】

【発明の効果】以上のように、この発明によれば入力さ
れる高次群信号を変換した複数の並列信号のフレーム同
期をとるために順次異なる位相のフレームパルスを生成
させる制御ループを並列化したので、高速動作部分は直
列並列変換回路及びクロック発生手段の初段のみとなり
、高価な高速動作素子を用いず経済的に構成できる効果
がある。

【図面の簡単な説明】

【図１】この発明の一実施例による時分割多重化信号分
離回路の構成を示すブロック図である。

【図２】この発明におけるクロック発生手段により作ら
れるクロック信号の一例を示す図である。

【図３】この発明の他の実施例による時分割多重化信号
分離回路の構成を示すブロック図である。

【図４】従来の時分割多重化信号分離回路の構成を示す
ブロック図である。

【符号の説明】

１　　信号入力端子 ２　　直列並列変換回路 ３　　ラッチ回路 ４　　パターン検出回路 ５ａ〜５ｄ　　フレームパルス生成回路６　　タイミン
グ一致検出回路 ７　　同期保護回路 ８ａ〜８ｄ　　インヒビット回路 ９ａ，９ｂ　　分周回路 １０　　クロック入力端子 １１ａ，１１ｂ　　インバータ １２　　制御回路 １３ａ，１３ｂ　　第１及び第２の選択回路Ａ　　クロ
ック発生手段 Ｂ　　選択制御手段 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　入力される高次群信号をｎ個の並列信
   号に変換する直列並列変換回路と、このｎ個の並列信号
   から検出されたフレーム同期信号と同期検出用のフレー
   ムパルスとが一致するように該フレームパルスを生成す
   るためのクロック信号をシフト制御し、この同期がとれ
   ている状態で前記ｎ個の並列信号をラッチして低次群信
   号としてそれぞれ出力するラッチ回路とを備えた時分割
   多重化信号分離回路において、前記高次群信号に同期し
   た高速クロック信号から位相の異なる複数のクロック信
   号を作るクロック発生手段と、前記ラッチ回路でのラッ
   チタイミングをとるクロック信号及び前記フレーム同期
   信号と一致させるフレームパルスを、前記クロック発生
   手段により作られた複数のクロック信号をそれぞれシフ
   ト制御した信号及びこれら信号により生成されたフレー
   ムパルスのうちから選択する選択制御手段とを備えたこ
   とを特徴とする時分割多重化信号分離回路。