JPH04227336A - 復号器 - Google Patents
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- JPH04227336A JPH04227336A JP3040893A JP4089391A JPH04227336A JP H04227336 A JPH04227336 A JP H04227336A JP 3040893 A JP3040893 A JP 3040893A JP 4089391 A JP4089391 A JP 4089391A JP H04227336 A JPH04227336 A JP H04227336A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
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- G06F1/02—Digital function generators
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は復号器に関する。
【０００２】
【従来の技術】２つの２進数を加算しその結果を復号す
ることが必要である数のディジタル処理には複数の場合
がある。本明細書で使用される「復号」という用語は、
加算の結果に基づいて特定の事前設定出力値を選択する
ことを示す。たとえば、ディジタル式に行なう長い除算
は、剰余ＲＥＭから除数Ｄの整数倍の値Ｍを減算するサ
イクルを含む。ハードウェアからみれば、その減算は、
値Ｍを反転させて反転値−Ｍを剰余ＲＥＭに加算するこ
とにより加算器において実行される。その加算の結果Ｘ
は、ルック・アップ・テーブルに送られて、そのＸと複
数の整数（１−１００）のそれぞれを比較して「一致」
を判断することによりその結果が復号される。一致した
値に関して記憶された新しい値Ｍが出力されて、次の加
算ステップを実行する。その結果Ｘは、その後のサイク
ルのための次の剰余ＲＥＭになる。この処理手順は、図
１に概略的に示してある。
ることが必要である数のディジタル処理には複数の場合
がある。本明細書で使用される「復号」という用語は、
加算の結果に基づいて特定の事前設定出力値を選択する
ことを示す。たとえば、ディジタル式に行なう長い除算
は、剰余ＲＥＭから除数Ｄの整数倍の値Ｍを減算するサ
イクルを含む。ハードウェアからみれば、その減算は、
値Ｍを反転させて反転値−Ｍを剰余ＲＥＭに加算するこ
とにより加算器において実行される。その加算の結果Ｘ
は、ルック・アップ・テーブルに送られて、そのＸと複
数の整数（１−１００）のそれぞれを比較して「一致」
を判断することによりその結果が復号される。一致した
値に関して記憶された新しい値Ｍが出力されて、次の加
算ステップを実行する。その結果Ｘは、その後のサイク
ルのための次の剰余ＲＥＭになる。この処理手順は、図
１に概略的に示してある。
【０００３】他の例では、コンピュータ・プログラムが
しばしば命令を特定のレジスタにロードする必要がある
。この特定のレジスタとは、プログラムの（ｘ＋ｒ）型
命令によりベース・レジスタに対して特定される。ここ
で、ｒはベース・レジスタの場所であり、ｘは特定のレ
ジスタの場所を決定するために加算された数である。 第１に、加算（ｘ＋ｒ）が実行されて、その加算の結果
がルック・アップ・テーブルに送られて、その加算の結
果に関連した出力値が決定される。
しばしば命令を特定のレジスタにロードする必要がある
。この特定のレジスタとは、プログラムの（ｘ＋ｒ）型
命令によりベース・レジスタに対して特定される。ここ
で、ｒはベース・レジスタの場所であり、ｘは特定のレ
ジスタの場所を決定するために加算された数である。 第１に、加算（ｘ＋ｒ）が実行されて、その加算の結果
がルック・アップ・テーブルに送られて、その加算の結
果に関連した出力値が決定される。
【０００４】
【発明が解決しようとする課題】加算を実行した後で復
号演算をおこなうと時間がかかり、そのためコスト高に
なる。したがって、本発明の目的は、こうした演算が実
行される速度を増し、それにより上記のステップにより
処理の効率を改良することである。
号演算をおこなうと時間がかかり、そのためコスト高に
なる。したがって、本発明の目的は、こうした演算が実
行される速度を増し、それにより上記のステップにより
処理の効率を改良することである。
【０００５】
【課題を解決するための手段】本発明によると、複数の
出力をもち、それぞれが特定の出力値に関連し、２つの
２進値を加算し、前記和に応じて前記出力の１つを選択
するよう構成された復号器において、第１および第２の
ｎビットの数のｉ番目とｉ−１番目のビット（Ａｉ 、
Ａｉ−１ 、Ｂｉ 、Ｂｉ−１ ）を受け取るよう構成
され、前記ビットの論理状態に基づくとともに、式：Ａ
ｉ ＠Ｂｉ ＠Ｑｉ ＠（Ａｉ−１ ・Ｂｉ−１ ＋Ｑ
ｉ−１ ・（Ａｉ−１＋Ｂｉ−１ ））に応じて前記復
号器の各出力値を表す２進数ＲＯ ．．．ＲＮ の１の
補数である２進数のｉ番目のビットＱｉ とｉ−１番目
のビットＱｉ−１ の論理状態に基づいて、出力を供給
するよう構成されたｎ＋１個の論理回路と、前記式が前
記復号器の出力値に関連する前記論理回路のすべての出
力に対して１の論理値をもつとき、すなわち、その出力
値が選択されるときを特定する論理手段と、を備えてい
ることを特徴とする復号器を提供する。前記論理手段は
、前記復号器の出力にそれぞれ接続する複数のＡＮＤゲ
ートを含み、このＡＮＤゲートはそれぞれ前記復号器の
各出力値に対応する前記Ｎ＋１個の論理回路の出力を受
け取るように構成されるのが好ましい。単純に構成され
た実施例では、各論理回路は、追加する２進数のｎ個の
ビットのそれぞれに対して次の式、（Ｑｉ ＝０、Ｑｉ
−１ ＝０の場合はＱ（０、０）と表記される）を実行
することによりＱｉ とＱｉ−１ の４つの可能な代替
組合せのそれぞれにたいして４つの出力を作成するよう
構成されている。適切なＱの値は、出力値に基づいて各
出力値に関連するＡＮＤゲートに供給される。この実施
例では、各論理回路は、各数のｉ−１番目のビット（Ａ
ｉ−１、Ｂｉ−１ ）を受け取る第１および第２入力端
をもつＮＡＮＤゲート、各数のｉ番目のビット（Ａｉ
、Ｂｉ ）を受け取る第１および第２入力端をもつＮＯ
Ｒゲートと、各数のｉ番目のビット（Ａｉ 、Ｂｉ ）
を入力としてもつ第１排他的ＯＲゲートと、前記ＮＯＲ
ゲートの出力端に接続された第１入力端、及び前記第１
排他的ＯＲゲートの出力端に接続された第２入力端をも
つ第２排他的ＯＲゲートと、前記ＮＡＮＤゲートの出力
端に接続された第１入力端、及び前記第１排他的ＯＲゲ
ートの出力端に接続された第２入力端をもつ第３排他的
ＯＲゲートと、前記第２排他的ＯＲゲートの出力端に接
続された第１インバータと、前記第３排他的ＯＲゲート
の出力端に接続された第２インバータとを備えた、前記
第１および第２インバータの出力は前記４つの出力の２
つを直接供給し、前記直接供給された２つの出力を反転
させることにより前記４つの出力の残りの２つを供給す
る。この実施例は、わずかな数の単純な論理ゲートを利
用し、加算および復号結合演算が迅速に実行可能である
という大きな利点をもつ。当然のことながら、本発明は
、３つまたは４つの２進数を取ることができ、それらを
２つの２進数に削減し、それらを加算して、元の３つま
たは４つの２進数の和を形成す回路が利用できるので、
３つ以上の２進数が加算される環境を備えている。
出力をもち、それぞれが特定の出力値に関連し、２つの
２進値を加算し、前記和に応じて前記出力の１つを選択
するよう構成された復号器において、第１および第２の
ｎビットの数のｉ番目とｉ−１番目のビット（Ａｉ 、
Ａｉ−１ 、Ｂｉ 、Ｂｉ−１ ）を受け取るよう構成
され、前記ビットの論理状態に基づくとともに、式：Ａ
ｉ ＠Ｂｉ ＠Ｑｉ ＠（Ａｉ−１ ・Ｂｉ−１ ＋Ｑ
ｉ−１ ・（Ａｉ−１＋Ｂｉ−１ ））に応じて前記復
号器の各出力値を表す２進数ＲＯ ．．．ＲＮ の１の
補数である２進数のｉ番目のビットＱｉ とｉ−１番目
のビットＱｉ−１ の論理状態に基づいて、出力を供給
するよう構成されたｎ＋１個の論理回路と、前記式が前
記復号器の出力値に関連する前記論理回路のすべての出
力に対して１の論理値をもつとき、すなわち、その出力
値が選択されるときを特定する論理手段と、を備えてい
ることを特徴とする復号器を提供する。前記論理手段は
、前記復号器の出力にそれぞれ接続する複数のＡＮＤゲ
ートを含み、このＡＮＤゲートはそれぞれ前記復号器の
各出力値に対応する前記Ｎ＋１個の論理回路の出力を受
け取るように構成されるのが好ましい。単純に構成され
た実施例では、各論理回路は、追加する２進数のｎ個の
ビットのそれぞれに対して次の式、（Ｑｉ ＝０、Ｑｉ
−１ ＝０の場合はＱ（０、０）と表記される）を実行
することによりＱｉ とＱｉ−１ の４つの可能な代替
組合せのそれぞれにたいして４つの出力を作成するよう
構成されている。適切なＱの値は、出力値に基づいて各
出力値に関連するＡＮＤゲートに供給される。この実施
例では、各論理回路は、各数のｉ−１番目のビット（Ａ
ｉ−１、Ｂｉ−１ ）を受け取る第１および第２入力端
をもつＮＡＮＤゲート、各数のｉ番目のビット（Ａｉ
、Ｂｉ ）を受け取る第１および第２入力端をもつＮＯ
Ｒゲートと、各数のｉ番目のビット（Ａｉ 、Ｂｉ ）
を入力としてもつ第１排他的ＯＲゲートと、前記ＮＯＲ
ゲートの出力端に接続された第１入力端、及び前記第１
排他的ＯＲゲートの出力端に接続された第２入力端をも
つ第２排他的ＯＲゲートと、前記ＮＡＮＤゲートの出力
端に接続された第１入力端、及び前記第１排他的ＯＲゲ
ートの出力端に接続された第２入力端をもつ第３排他的
ＯＲゲートと、前記第２排他的ＯＲゲートの出力端に接
続された第１インバータと、前記第３排他的ＯＲゲート
の出力端に接続された第２インバータとを備えた、前記
第１および第２インバータの出力は前記４つの出力の２
つを直接供給し、前記直接供給された２つの出力を反転
させることにより前記４つの出力の残りの２つを供給す
る。この実施例は、わずかな数の単純な論理ゲートを利
用し、加算および復号結合演算が迅速に実行可能である
という大きな利点をもつ。当然のことながら、本発明は
、３つまたは４つの２進数を取ることができ、それらを
２つの２進数に削減し、それらを加算して、元の３つま
たは４つの２進数の和を形成す回路が利用できるので、
３つ以上の２進数が加算される環境を備えている。
【０００６】
【実施例】本発明のより良い理解のためと本発明がいか
に実施されるかを図２乃至図４を参照して説明する。２
つの２進数ＡとＢ（２の補数）があり、それぞれの２進
数は、加算されるｎビットと特定の出力値Ｒを選択する
よう復号された結果をもつと仮定する。本発明では、図
２の構成図に示すように、これを実行する単一回路１０
が備えてある。すなわち、復号器は、２つの個別の２進
数ＡとＢを受け取り、ＡとＢの加算の結果に応じてその
出力端ＲＯ −ＲＮ からの出力値を選択する。２つの
特定の数ＡとＢに対する復号器ＲＸ の正確な出力値に
対しては、次のような式が成り立つ。 Ａ＋Ｂ＝ＲＸ
…（１）したがって
、次のようになる。 Ａ＋Ｂ−ＲＸ ＝０
…（２）各場合ＲＸ に
対して上記のように事前設定された出力値ＲＯ ないし
ＲＮ は固定値である。通常の復号器は、ｎビットをも
つ２進数に対してＮ＝２ｎ 個の出力をもつ。本復号器
は、それぞれ異なる出力値ＲＸ と共に０からＮ−１に
至る任意の数Ｎ≦２ｎ をもつ。
に実施されるかを図２乃至図４を参照して説明する。２
つの２進数ＡとＢ（２の補数）があり、それぞれの２進
数は、加算されるｎビットと特定の出力値Ｒを選択する
よう復号された結果をもつと仮定する。本発明では、図
２の構成図に示すように、これを実行する単一回路１０
が備えてある。すなわち、復号器は、２つの個別の２進
数ＡとＢを受け取り、ＡとＢの加算の結果に応じてその
出力端ＲＯ −ＲＮ からの出力値を選択する。２つの
特定の数ＡとＢに対する復号器ＲＸ の正確な出力値に
対しては、次のような式が成り立つ。 Ａ＋Ｂ＝ＲＸ
…（１）したがって
、次のようになる。 Ａ＋Ｂ−ＲＸ ＝０
…（２）各場合ＲＸ に
対して上記のように事前設定された出力値ＲＯ ないし
ＲＮ は固定値である。通常の復号器は、ｎビットをも
つ２進数に対してＮ＝２ｎ 個の出力をもつ。本復号器
は、それぞれ異なる出力値ＲＸ と共に０からＮ−１に
至る任意の数Ｎ≦２ｎ をもつ。
【０００７】Ｒの１の補数を考慮する。すなわち、Ｑは
、Ｒに対応する２進数であるが、ただし、すべてのビッ
トは反転されている。論理項では、次のようになる。 Ｑ＝−（Ｒ＋１）
…（３）した
がって、次のようになる。 Ａ＋Ｂ＋Ｑ＝−１
…（４）２の
補数の２進表記では、−１は１１１１１．．．．．．と
記載される。 （４）式の左側の０ないしｎ−１の各ビットｉの和Ｓｉ
を考える。ここで記号＋は論理和で、記号・は論理積
で、記号＠は排他的論理和である。和Ｓｉ は次のよう
になる。 Ｓｉ ＝Ａｉ ＠Ｂｉ ＠Ｑｉ
…（５）各
ビットの桁上がりは次のようになる。 Ｃｉ ＝Ａｉ ・Ｂｉ ＋Ｑｉ
・（Ａｉ ＋Ｂｉ ） …（６）最終的な結果を
獲得するために、さらに次のような加算を行なう必要が
ある。 Ｓ＋Ｃ＊２
…（７
）ここで、Ｃ＊２は左側への桁送りである。すなわち、
Ｓｉ とＣｉ−１ は同じ位である。
、Ｒに対応する２進数であるが、ただし、すべてのビッ
トは反転されている。論理項では、次のようになる。 Ｑ＝−（Ｒ＋１）
…（３）した
がって、次のようになる。 Ａ＋Ｂ＋Ｑ＝−１
…（４）２の
補数の２進表記では、−１は１１１１１．．．．．．と
記載される。 （４）式の左側の０ないしｎ−１の各ビットｉの和Ｓｉ
を考える。ここで記号＋は論理和で、記号・は論理積
で、記号＠は排他的論理和である。和Ｓｉ は次のよう
になる。 Ｓｉ ＝Ａｉ ＠Ｂｉ ＠Ｑｉ
…（５）各
ビットの桁上がりは次のようになる。 Ｃｉ ＝Ａｉ ・Ｂｉ ＋Ｑｉ
・（Ａｉ ＋Ｂｉ ） …（６）最終的な結果を
獲得するために、さらに次のような加算を行なう必要が
ある。 Ｓ＋Ｃ＊２
…（７
）ここで、Ｃ＊２は左側への桁送りである。すなわち、
Ｓｉ とＣｉ−１ は同じ位である。
【０００８】２つの２進数Ｓと２＊Ｃが加算されると、
その結果Ｘは以下の式により形成される。 Ｘｉ ＝Ｓｉ ＠Ｃｉ−１ ＠Ｙｉ−
１ …（８
）ただし、Ｙは各段からの桁上がりであり、次のように
表される。 Ｙｉ ＝Ｓｉ ・Ｃｉ−１ ＋Ｙｉ−
１ ・（Ｓｉ ＋Ｃｉ−１ ） …（９）Ｙｉ−１
＝０でありＸｉ ＝０であると仮定すると、上式は
Ｓｉ ＠Ｃｉ−１ ＝１
…（１
０）となる。これは、Ｓｉ ＝０またはＣｉ−１ ＝０
であると、以下のようになることを意味している。 Ｓｉ ・Ｃｉ−１ ＝０
…
（１１）そうなると、Ｙｉ ＝０となる。Ｙ−１＝０と
定義し、上記のように誘導すると、ｉのすべての値に対
してＹｉ ＝０となる。このことが示すのは、桁上がり
値Ｙｉ がすべてゼロであり、Ｙｉ−１ ＝０とすれば
、式（１０）を評価するだけでよい。式（５）と式（６
）から誘導されたＳｉ とＣｉ−１ の値を式（１）に
代入すると、次のようになる。 Ａｉ ＠Ｂｉ ＠Ｑｉ ＠（Ａｉ−１ ・Ｂｉ−１
＋Ｑｉ−１ ・（Ａｉ−１ ＋Ｂｉ−１ ））＝１
その結果Ｘは以下の式により形成される。 Ｘｉ ＝Ｓｉ ＠Ｃｉ−１ ＠Ｙｉ−
１ …（８
）ただし、Ｙは各段からの桁上がりであり、次のように
表される。 Ｙｉ ＝Ｓｉ ・Ｃｉ−１ ＋Ｙｉ−
１ ・（Ｓｉ ＋Ｃｉ−１ ） …（９）Ｙｉ−１
＝０でありＸｉ ＝０であると仮定すると、上式は
Ｓｉ ＠Ｃｉ−１ ＝１
…（１
０）となる。これは、Ｓｉ ＝０またはＣｉ−１ ＝０
であると、以下のようになることを意味している。 Ｓｉ ・Ｃｉ−１ ＝０
…
（１１）そうなると、Ｙｉ ＝０となる。Ｙ−１＝０と
定義し、上記のように誘導すると、ｉのすべての値に対
してＹｉ ＝０となる。このことが示すのは、桁上がり
値Ｙｉ がすべてゼロであり、Ｙｉ−１ ＝０とすれば
、式（１０）を評価するだけでよい。式（５）と式（６
）から誘導されたＳｉ とＣｉ−１ の値を式（１）に
代入すると、次のようになる。 Ａｉ ＠Ｂｉ ＠Ｑｉ ＠（Ａｉ−１ ・Ｂｉ−１
＋Ｑｉ−１ ・（Ａｉ−１ ＋Ｂｉ−１ ））＝１
【
０００９】図３を参照すると、この方程式は、ハードウ
ェアでは、復号器の各出力ＲＸ に対して、複数の論理
回路Ｌを備えることにより（図３の２つの出力のそれぞ
れに５個示してある。一般的に、２つのｎビット２進数
を加算するためにｎ＋１個の論理回路がある）実施され
る。各論理回路は、入力Ａｉ 、Ｂｉ 、Ｑｉ 、Ａｉ
−１ 、Ｂｉ−１ とＱｉ−１ 受け取り、式（１０）
の左側の単純な論理機能を実行するよう構成される。復
号器の各出力端に接続される複数の論理回路の出力は、
ＡＮＤゲートＧに供給される。任意の特定のＡＮＤゲー
トの出力が高レベルであると、それは、式（１）がその
出力にあてはまることを意味する。図３では、表記ＱＸ
１は、出力ＲＸ の１の補数ＱＸ のｉ番目のビットを
示す。たとえば、Ｑ１１とは、第２出力Ｒ１ の１の補
数の第２ビットである。
０００９】図３を参照すると、この方程式は、ハードウ
ェアでは、復号器の各出力ＲＸ に対して、複数の論理
回路Ｌを備えることにより（図３の２つの出力のそれぞ
れに５個示してある。一般的に、２つのｎビット２進数
を加算するためにｎ＋１個の論理回路がある）実施され
る。各論理回路は、入力Ａｉ 、Ｂｉ 、Ｑｉ 、Ａｉ
−１ 、Ｂｉ−１ とＱｉ−１ 受け取り、式（１０）
の左側の単純な論理機能を実行するよう構成される。復
号器の各出力端に接続される複数の論理回路の出力は、
ＡＮＤゲートＧに供給される。任意の特定のＡＮＤゲー
トの出力が高レベルであると、それは、式（１）がその
出力にあてはまることを意味する。図３では、表記ＱＸ
１は、出力ＲＸ の１の補数ＱＸ のｉ番目のビットを
示す。たとえば、Ｑ１１とは、第２出力Ｒ１ の１の補
数の第２ビットである。
【００１０】図３から理解できるように、各列では、同
じ論理値がＮ個の論理回路のそれぞれに供給されて、そ
れに基づいて同じ論理処理が実行される。共通列に沿っ
て行間を移動するのはＱＸ１の論理値だけである。しか
し、これが各復号器に事前設定されるのは、通常は数列
によるものであり、たとえば、Ｒ０ ＝０（００００、
Ｑ０ ＝１１１１）、Ｒ１ ＝１（０００１、Ｑ１ ＝
１１１０）、Ｒ２ ＝２（００１１、Ｑ２ ＝１１００
）となる。 これらは、ＲＮ までつづき、４ビット数に対して１５
個ある。したがって、ＱＸｉの値は、式（１０）により
任意の特定の復号器を設計する前に獲得できる。これら
のＱＸｉの値は、Ｑｉ 、Ｑｉ−１ の４つの特定の場
合には式（１０）の左側を決定する論理回路を作成する
のに使用できる（ただし、Ｑｉ ＝０、Ｑｉ−１ ＝０
の場合はＱ（０、０）と表記される）。前記の４つの特
定の場合とは次の通りである。
じ論理値がＮ個の論理回路のそれぞれに供給されて、そ
れに基づいて同じ論理処理が実行される。共通列に沿っ
て行間を移動するのはＱＸ１の論理値だけである。しか
し、これが各復号器に事前設定されるのは、通常は数列
によるものであり、たとえば、Ｒ０ ＝０（００００、
Ｑ０ ＝１１１１）、Ｒ１ ＝１（０００１、Ｑ１ ＝
１１１０）、Ｒ２ ＝２（００１１、Ｑ２ ＝１１００
）となる。 これらは、ＲＮ までつづき、４ビット数に対して１５
個ある。したがって、ＱＸｉの値は、式（１０）により
任意の特定の復号器を設計する前に獲得できる。これら
のＱＸｉの値は、Ｑｉ 、Ｑｉ−１ の４つの特定の場
合には式（１０）の左側を決定する論理回路を作成する
のに使用できる（ただし、Ｑｉ ＝０、Ｑｉ−１ ＝０
の場合はＱ（０、０）と表記される）。前記の４つの特
定の場合とは次の通りである。
【００１１】この回路構成の実施は、図４に部分的に示
してある。この図では、８個の出力は２つの４ビット・
ワードの和を復号するために示してある。図４の回路は
、回路構成全体の一部を示すのみである。その中で論理
回路は入力Ａ１ 、Ｂ１ およびＡ２ 、Ｂ２ に対し
てのみ完全な形で示してある。入力Ａ１ とＢ１ は、
排他的ＯＲゲート２、ＮＡＮＤゲート４およびＮＯＲゲ
ート６のそれぞれに供給される。入力Ａ２ とＢ２ は
同様な構成のゲート２′、４′、６′に供給され、入力
Ａ０ 、Ｂ０ とＡ３ 、Ｂ３ も同様である、ただし
、これらの入力のゲートの完全な構成は図４には示して
ない。排他的ＯＲゲートは、ＮＡＮＤゲート４と排他的
ＯＲゲート２′の出力を受け取る。これに対して、排他
的ＯＲゲート１０はＮＯＲゲート６と排他的ＯＲゲート
２′の出力を受け取る。 これらの排他的ＯＲゲート８、１０の出力は直接使用さ
れるとともに反転されて場合ｉ＝２、ｉ−１＝１に対し
てＱ項Ｑ（０、０）、Ｑ（０、１）、Ｑ（１、０）、Ｑ
（１、１）を形成する。これらの出力は異なる組合せ（
適切な出力値に応じて）で供給されて、ＮＡＮＤゲート
Ｇに出力される。
してある。この図では、８個の出力は２つの４ビット・
ワードの和を復号するために示してある。図４の回路は
、回路構成全体の一部を示すのみである。その中で論理
回路は入力Ａ１ 、Ｂ１ およびＡ２ 、Ｂ２ に対し
てのみ完全な形で示してある。入力Ａ１ とＢ１ は、
排他的ＯＲゲート２、ＮＡＮＤゲート４およびＮＯＲゲ
ート６のそれぞれに供給される。入力Ａ２ とＢ２ は
同様な構成のゲート２′、４′、６′に供給され、入力
Ａ０ 、Ｂ０ とＡ３ 、Ｂ３ も同様である、ただし
、これらの入力のゲートの完全な構成は図４には示して
ない。排他的ＯＲゲートは、ＮＡＮＤゲート４と排他的
ＯＲゲート２′の出力を受け取る。これに対して、排他
的ＯＲゲート１０はＮＯＲゲート６と排他的ＯＲゲート
２′の出力を受け取る。 これらの排他的ＯＲゲート８、１０の出力は直接使用さ
れるとともに反転されて場合ｉ＝２、ｉ−１＝１に対し
てＱ項Ｑ（０、０）、Ｑ（０、１）、Ｑ（１、０）、Ｑ
（１、１）を形成する。これらの出力は異なる組合せ（
適切な出力値に応じて）で供給されて、ＮＡＮＤゲート
Ｇに出力される。
【図１】長い除算を実行する従来の回路を示した構成図
である。
である。
【図２】本発明の原理を示した構成図である。
【図３】本発明の実施例を示した構成図である。
【図４】本発明の実施例を示した回路図である。
Claims (4)
- 【請求項１】複数の出力をもち、それぞれが特定の出力
値に関連し、２つの２進値を加算し、前記和に応じて前
記出力の１つを選択するよう構成された復号器において
、第１および第２のｎビットの数のｉ番目とｉ−１番目
のビット（Ａｉ 、Ａｉ−１ 、Ｂｉ 、Ｂｉ−１ ）
を受け取るよう構成され、前記ビットの論理状態に基づ
くとともに、式：Ａｉ ＠Ｂｉ ＠Ｑｉ ＠（Ａｉ−１
・Ｂｉ−１ ＋Ｑｉ−１ ・（Ａｉ−１ ＋Ｂｉ−１
））（ここで、記号＠は排他的論理和を意味する）に
応じて前記復号器の各出力値を表す２進数ＲＯ ．．．
ＲＮ の１の補数である２進数のｉ番目のビットＱｉ
とｉ−１番目のビットＱｉ−１ の論理状態に基づいて
、出力を供給するよう構成されたｎ＋１個の論理回路と
、前記式が前記復号器の出力値に関連する前記論理回路
のすべての出力に対して１の論理値をもつとき、すなわ
ち、その出力値が選択されるときを特定する論理手段と
、を備えていることを特徴とする復号器。 - 【請求項２】前記論理手段が、前記復号器の出力端にそ
れぞれ接続する複数のＡＮＤゲートを含み、このＡＮＤ
ゲートはそれぞれ前記復号器の各出力値に対応する前記
Ｎ＋１個の論理回路の出力を受け取ることを特徴とする
請求項１の復号器。 - 【請求項３】 各論理回路は、追加する２進数のｎ個
のビットのそれぞれに対して次の式、 （ここで、Ｑｉ ＝０、Ｑｉ−１ ＝０の場合はＱ（０
、０）と表記される）を実行することによりＱｉ とＱ
ｉ−１ の４つの可能な代替組合せのそれぞれにたいし
て４つの出力を作成するよう構成されていることを特徴
とする請求項１又は２のいずれかに記載の復号器。 - 【請求項４】各論理回路は、各数のｉ−１番目のビット
（Ａｉ−１ 、Ｂｉ−１ ）を受け取る第１および第２
入力端をもつＮＡＮＤゲートと、各数のｉ番目のビット
（Ａｉ 、Ｂｉ ）を受け取る第１および第２入力端を
もつＮＯＲゲートと、各数のｉ番目のビット（Ａｉ 、
Ｂｉ ）を入力としてもつ第１排他的ＯＲゲートと、前
記ＮＯＲゲートの出力端に接続された第１入力端、及び
前記第１排他的ＯＲゲートの出力端に接続された第２入
力端をもつ第２排他的ＯＲゲートと、前記ＮＡＮＤゲー
トの出力端に接続された第１入力端、及び前記第１排他
的ＯＲゲートの出力端に接続された第２入力端をもつ第
３排他的ＯＲゲートと、前記第２排他的ＯＲゲートの出
力端に接続された第１インバータと、前記第３排他的Ｏ
Ｒゲートの出力端に接続された第２インバータとを備え
、前記第１および第２インバータの出力は前記４つの出
力の２つを直接供給し、前記直接供給された２つの出力
を反転させることにより前記４つの出力の残りの２つを
供給することを特徴とする請求項３記載の復号器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9003322.6 | 1990-02-14 | ||
| GB909003322A GB9003322D0 (en) | 1990-02-14 | 1990-02-14 | Decoder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227336A true JPH04227336A (ja) | 1992-08-17 |
| JP2991788B2 JP2991788B2 (ja) | 1999-12-20 |
Family
ID=10670964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3040893A Expired - Fee Related JP2991788B2 (ja) | 1990-02-14 | 1991-02-12 | 復号器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5148480A (ja) |
| EP (1) | EP0442220B1 (ja) |
| JP (1) | JP2991788B2 (ja) |
| DE (1) | DE69031615T2 (ja) |
| GB (1) | GB9003322D0 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5532947A (en) * | 1995-01-25 | 1996-07-02 | International Business Machines Corporation | Combined decoder/adder circuit which provides improved access speed to a cache |
| WO2011119137A1 (en) | 2010-03-22 | 2011-09-29 | Lrdc Systems, Llc | A method of identifying and protecting the integrity of a set of source data |
| RU2547231C1 (ru) * | 2014-04-02 | 2015-04-10 | Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) | Дешифратор 2 в 4 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3372377A (en) * | 1965-08-02 | 1968-03-05 | Sperry Rand Corp | Data processing system |
| DE1512606A1 (de) * | 1967-05-24 | 1969-06-12 | Telefunken Patent | Verknuepfungsbaustein |
| US3541314A (en) * | 1968-02-09 | 1970-11-17 | Webb James E | Decoder system |
| US3694642A (en) * | 1970-05-04 | 1972-09-26 | Computer Design Corp | Add/subtract apparatus for binary coded decimal numbers |
| US3748649A (en) * | 1972-02-29 | 1973-07-24 | Bell Telephone Labor Inc | Translator memory decoding arrangement for a microprogram controlled processor |
| US4187549A (en) * | 1978-09-05 | 1980-02-05 | The United States Of America As Represented By The Secretary Of The Navy | Double precision residue combiners/coders |
| DE3663314D1 (en) * | 1985-02-11 | 1989-06-15 | Siemens Ag | Method and circuit for monitoring the sum or difference of two quantities by comparison with a third quantity in a binary representation |
| JPH0799808B2 (ja) * | 1986-02-13 | 1995-10-25 | 三菱電機株式会社 | 算術論理演算装置 |
| US4873660A (en) * | 1986-06-27 | 1989-10-10 | Matsushita Electric Industrial Co., Ltd. | Arithmetic processor using redundant signed digit arithmetic |
| US4918638A (en) * | 1986-10-15 | 1990-04-17 | Matsushita Electric Industrial Co., Ltd. | Multiplier in a galois field |
-
1990
- 1990-02-14 GB GB909003322A patent/GB9003322D0/en active Pending
- 1990-12-21 EP EP90314121A patent/EP0442220B1/en not_active Expired - Lifetime
- 1990-12-21 DE DE69031615T patent/DE69031615T2/de not_active Expired - Fee Related
-
1991
- 1991-01-31 US US07/648,209 patent/US5148480A/en not_active Expired - Lifetime
- 1991-02-12 JP JP3040893A patent/JP2991788B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69031615T2 (de) | 1998-06-04 |
| EP0442220A2 (en) | 1991-08-21 |
| EP0442220B1 (en) | 1997-10-22 |
| US5148480A (en) | 1992-09-15 |
| EP0442220A3 (en) | 1992-12-09 |
| GB9003322D0 (en) | 1990-04-11 |
| DE69031615D1 (de) | 1997-11-27 |
| JP2991788B2 (ja) | 1999-12-20 |
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