JPH02190928A - 除算器 - Google Patents
除算器Info
- Publication number
- JPH02190928A JPH02190928A JP1010786A JP1078689A JPH02190928A JP H02190928 A JPH02190928 A JP H02190928A JP 1010786 A JP1010786 A JP 1010786A JP 1078689 A JP1078689 A JP 1078689A JP H02190928 A JPH02190928 A JP H02190928A
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- JP
- Japan
- Prior art keywords
- dividend
- divider
- decoder
- divisor
- bits
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
- G06F2207/5352—Non-restoring division not covered by G06F7/5375
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
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- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｎビットの被除数Ａを除数Ｂで除算し商及び
余りを出力する除算器に関し、特に被除数Ａ及び除数Ｂ
が自然数であり且つ除数Ｂが定数である場合の除算器に
関するものである。
余りを出力する除算器に関し、特に被除数Ａ及び除数Ｂ
が自然数であり且つ除数Ｂが定数である場合の除算器に
関するものである。
従来の除算器は、予めメモリにＮビットの被除数を除数
Ｂ（定数）で除算した際の商及び余りの全ての計算結果
を書き込んでおき、被除数Ａでメモリを索引することに
より除算結果を出力していた。
Ｂ（定数）で除算した際の商及び余りの全ての計算結果
を書き込んでおき、被除数Ａでメモリを索引することに
より除算結果を出力していた。
しかしながら従来の除算器は、メモリを用いた構成とな
っているので、被除数Ａに対する計算結果をメモリから
索引するのに時間が掛り、ゲートを用いた構成と比較し
て計算速度が遅いという欠点があった。
っているので、被除数Ａに対する計算結果をメモリから
索引するのに時間が掛り、ゲートを用いた構成と比較し
て計算速度が遅いという欠点があった。
本発明は上記の欠点を解消するためになされたもので、
被除数と除数の定数倍とを比較する複数個の比較回路と
、比較回路の出力をデコードするデコーダと、被除数の
下位ビットとデコーダの出力の下位ビットとの演算を行
なう演算器とを備えている。
被除数と除数の定数倍とを比較する複数個の比較回路と
、比較回路の出力をデコードするデコーダと、被除数の
下位ビットとデコーダの出力の下位ビットとの演算を行
なう演算器とを備えている。
被除数と除数の定数倍とを比較し、その結果に応じた値
をデコードすることにより商を出力する。
をデコードすることにより商を出力する。
また、被除数の下位ビットとデコーダの出力の下位ビッ
トとを演算することにより余りを出力する。
トとを演算することにより余りを出力する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す除算器のブロック図で
ある。
ある。
同図において、１０はＮビットの被除数であり、被除数
１０の全ビットが比較回路２．〜２，１に入力される。
１０の全ビットが比較回路２．〜２，１に入力される。
この比較回路２１〜２１．は、被除数１０と除数のｉ倍
とを比較し、被除数１０が除数の倍数より小さければ「
０」が出力され、それ以外の場合にはｒｌＪが出力され
る。次に、デコーダ３０は比較回路２．〜２．．の出力
を入力として商５０の入力データとなるデータ３１と演
算器４０の入力データとなるデータ３２とを出力する。
とを比較し、被除数１０が除数の倍数より小さければ「
０」が出力され、それ以外の場合にはｒｌＪが出力され
る。次に、デコーダ３０は比較回路２．〜２．．の出力
を入力として商５０の入力データとなるデータ３１と演
算器４０の入力データとなるデータ３２とを出力する。
演算器４０は被除数の下位ビット１１及びデコーダ３０
の出力データ３２を入力とし、余り６０の入力データと
なるデータ４１を出力する。
の出力データ３２を入力とし、余り６０の入力データと
なるデータ４１を出力する。
第２図は被除数を９ビツト除数を６としたときの比較回
路２１の論理構成を示した説明図である。図において、
２１０は減算器であり、被除数９ビツト００００００１
１０（＝ ６ ｘ １ ）を減算した際に借りができれ
ばｒＯＪを出力し、それ以外には「ｌ」を出力する。被
除数が９ビツトの場合には比較回路は２’−１＝６３個
あり、他の比較回路２２〜２°４．も第２図において入
力端子２１１に入力される固定人力値００００００１１
０が０００００１１００〜１０１１１１０１０に起き換
わるのみで論理構成上は同等である。
路２１の論理構成を示した説明図である。図において、
２１０は減算器であり、被除数９ビツト００００００１
１０（＝ ６ ｘ １ ）を減算した際に借りができれ
ばｒＯＪを出力し、それ以外には「ｌ」を出力する。被
除数が９ビツトの場合には比較回路は２’−１＝６３個
あり、他の比較回路２２〜２°４．も第２図において入
力端子２１１に入力される固定人力値００００００１１
０が０００００１１００〜１０１１１１０１０に起き換
わるのみで論理構成上は同等である。
第３図は被除数を９ビツト除数を６としたときのデコー
ダの論理構成を示した説明図である。
ダの論理構成を示した説明図である。
図において、データ３１．３２はデコーダ３０の出力で
あり、例えば比較回路２１，２□の出力が「１」であり
、比較回路２３〜２，３の出力が「０」の場合にはデー
タ３１は２０２進数表示６ビソト００００１０となり、
データ３２は比較回路２の入力固定値の下位３ピノ）１
００となる。同様に比較回路１〜ｉの出力が「１」であ
り、比較回路（ｉ＋１）〜６３の出力が「０」の際には
、データ３１はｉの２進数表示６ビツトとなり、データ
３２は比較回路ｉの入力固定値の下位３ビツトとなる。
あり、例えば比較回路２１，２□の出力が「１」であり
、比較回路２３〜２，３の出力が「０」の場合にはデー
タ３１は２０２進数表示６ビソト００００１０となり、
データ３２は比較回路２の入力固定値の下位３ピノ）１
００となる。同様に比較回路１〜ｉの出力が「１」であ
り、比較回路（ｉ＋１）〜６３の出力が「０」の際には
、データ３１はｉの２進数表示６ビツトとなり、データ
３２は比較回路ｉの入力固定値の下位３ビツトとなる。
第４図は除数を６としたときの演算回路４０の論理構成
を示した説明図である。除数が６の際には余りは２進数
表示で３桁で表されるため、被除数の下位ピント１１及
びデータ３２は共に３ピントのデータである。４００は
減算器であり、被除数の下位ビット１１からデータ３２
を減算し、結果である３ピントのデータ４１を出力する
。
を示した説明図である。除数が６の際には余りは２進数
表示で３桁で表されるため、被除数の下位ピント１１及
びデータ３２は共に３ピントのデータである。４００は
減算器であり、被除数の下位ビット１１からデータ３２
を減算し、結果である３ピントのデータ４１を出力する
。
第５図は本除算器を用いた除算回路の説明図である。図
において、７０はレジスタであり、被除数、除算途中の
結果及び除算結果を格納する。除算器８０は、例えばレ
ジスタ７０の上位９ビツトのデータを入力とし、商５０
をレジスタの最下位６ビツトに、余りをレジスタの最下
位３ビツトに入力する。レジスタのビット３−３２には
、レジスタのビット９−３８がシフトされて入力される
。
において、７０はレジスタであり、被除数、除算途中の
結果及び除算結果を格納する。除算器８０は、例えばレ
ジスタ７０の上位９ビツトのデータを入力とし、商５０
をレジスタの最下位６ビツトに、余りをレジスタの最下
位３ビツトに入力する。レジスタのビット３−３２には
、レジスタのビット９−３８がシフトされて入力される
。
第６図はレジスタ７０の各マシンサイクルにおける状態
の遷移を示したフローチャートである。
の遷移を示したフローチャートである。
最初レジスタ７０の最上位３ビツトには「０」が格納さ
れ、残りの３６ビツトには被除数３６ビツトが格納され
ている（ステップ７００）、 １マシンサイクル毎に
前回の除算器の出力である余り１３ビツトと、被除数：
１ｉ−３ｉ。、６ビツトが除算器の入力となる（ステッ
プ７０１〜７０５）。６マシンサイクルタイム後（＝３
６／ （９−３））除算は完結し、最上位３ビツトが余
り、残り３６ビツトが商となっている（ステップ７０６
）。
れ、残りの３６ビツトには被除数３６ビツトが格納され
ている（ステップ７００）、 １マシンサイクル毎に
前回の除算器の出力である余り１３ビツトと、被除数：
１ｉ−３ｉ。、６ビツトが除算器の入力となる（ステッ
プ７０１〜７０５）。６マシンサイクルタイム後（＝３
６／ （９−３））除算は完結し、最上位３ビツトが余
り、残り３６ビツトが商となっている（ステップ７０６
）。
このように本実施例における除算器は、被除数と除数の
定数倍を比較する複数個の比較回路２゜〜２７と、この
比較回路２１〜２ｏの出力をデコードするデコーダ３０
と、このデコーダ３０の出力の一部下位ビットの演算を
行なう演算器４０とで構成しているため、従来の除算器
のように予めメモリにＮビットの被除数を除数（定数）
で除算した際の商及び余りの全ての計算結果を書き込ん
でおく必要がなく、任意の被除数に対して直接向及び余
り（余りがある場合）を出力することができる。これに
より、メモリを索引することが不用となり除算器の高速
化を図ることができる。
定数倍を比較する複数個の比較回路２゜〜２７と、この
比較回路２１〜２ｏの出力をデコードするデコーダ３０
と、このデコーダ３０の出力の一部下位ビットの演算を
行なう演算器４０とで構成しているため、従来の除算器
のように予めメモリにＮビットの被除数を除数（定数）
で除算した際の商及び余りの全ての計算結果を書き込ん
でおく必要がなく、任意の被除数に対して直接向及び余
り（余りがある場合）を出力することができる。これに
より、メモリを索引することが不用となり除算器の高速
化を図ることができる。
以上説明したように本発明は、被除数と除数の定数倍と
を比較する複数個の比較回路と、比較回路の出力をデコ
ードするデコーダと、被除数の下位ビットと前記デコー
ダの出力の下位ビットとの演算を行なう演算器とを備え
ているため、任意の被除数に対して直接面及び余りを出
力することができる。これにより、従来のようなメモリ
が不用となり除算器の高速化を図ることができる。
を比較する複数個の比較回路と、比較回路の出力をデコ
ードするデコーダと、被除数の下位ビットと前記デコー
ダの出力の下位ビットとの演算を行なう演算器とを備え
ているため、任意の被除数に対して直接面及び余りを出
力することができる。これにより、従来のようなメモリ
が不用となり除算器の高速化を図ることができる。
第１図は本発明の一実施例を示す除算器のブロック図、
第２図は被除数を９ビツト、除数を６としたときの比較
回路２１の論理構成を示した説明図、第３図は被除数を
９ビツト、除数を６としたときのデコーダの論理構成を
示した説明図、第４図は除数を６としたときの演算回路
４０の論理構成を示した説明図、第５図は本除算器を用
いた除算回路の説明図、第６図はレジスタ７０の各マシ
ンサイクルにおける状態の遷移を示したフローチャート
である。 ２Ｉ〜２、・・・比較回路、１０・・・被除数、３０・
・・デコーダ、４０・・・演算器、５０・・商、 ・余り。
第２図は被除数を９ビツト、除数を６としたときの比較
回路２１の論理構成を示した説明図、第３図は被除数を
９ビツト、除数を６としたときのデコーダの論理構成を
示した説明図、第４図は除数を６としたときの演算回路
４０の論理構成を示した説明図、第５図は本除算器を用
いた除算回路の説明図、第６図はレジスタ７０の各マシ
ンサイクルにおける状態の遷移を示したフローチャート
である。 ２Ｉ〜２、・・・比較回路、１０・・・被除数、３０・
・・デコーダ、４０・・・演算器、５０・・商、 ・余り。
Claims (1)
- 被除数を予め定められた定数で割る除算器において、被
除数と除数の定数倍とを比較する複数個の比較回路と、
前記比較回路の出力をデコードするデコーダと、前記被
除数の下位ビットと前記デコーダの出力の下位ビットと
の演算を行なう演算器とを備えたことを特徴とする除算
器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010786A JPH02190928A (ja) | 1989-01-19 | 1989-01-19 | 除算器 |
| US07/466,148 US4989173A (en) | 1989-01-19 | 1990-01-19 | Fast divider for a constant divisor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010786A JPH02190928A (ja) | 1989-01-19 | 1989-01-19 | 除算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02190928A true JPH02190928A (ja) | 1990-07-26 |
Family
ID=11760018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010786A Pending JPH02190928A (ja) | 1989-01-19 | 1989-01-19 | 除算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4989173A (ja) |
| JP (1) | JPH02190928A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945657A (en) * | 1996-07-31 | 1999-08-31 | Nec Corporation | Constant divider |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2835153B2 (ja) * | 1990-06-25 | 1998-12-14 | 株式会社東芝 | 高基数除算器 |
| US5649029A (en) * | 1991-03-15 | 1997-07-15 | Galbi; David E. | MPEG audio/video decoder |
| US5315540A (en) * | 1992-08-18 | 1994-05-24 | International Business Machines Corporation | Method and hardware for dividing binary signal by non-binary integer number |
| US5828591A (en) * | 1992-11-02 | 1998-10-27 | Intel Corporation | Method and apparatus for using a cache memory to store and retrieve intermediate and final results |
| US5442581A (en) * | 1993-11-30 | 1995-08-15 | Texas Instruments Incorporated | Iterative division apparatus, system and method forming plural quotient bits per iteration |
| US5644524A (en) * | 1993-11-30 | 1997-07-01 | Texas Instruments Incorporated | Iterative division apparatus, system and method employing left most one's detection and left most one's detection with exclusive or |
| US6173305B1 (en) | 1993-11-30 | 2001-01-09 | Texas Instruments Incorporated | Division by iteration employing subtraction and conditional source selection of a prior difference or a left shifted remainder |
| FR2771525B1 (fr) * | 1997-11-24 | 2002-10-11 | Sgs Thomson Microelectronics | Procede de production d'un parametre de correction d'erreur associe a la mise en oeuvre d'operation modulaire selon la methode de montgomery |
| US6081824A (en) * | 1998-03-05 | 2000-06-27 | Intel Corporation | Method and apparatus for fast unsigned integral division |
| US6108723A (en) * | 1998-07-20 | 2000-08-22 | Hewlett-Packard Company | System for implementing hardware automated control of burst mode data transfer over a communication link between devices operating in a block mode |
| US6578062B1 (en) * | 1999-10-13 | 2003-06-10 | Maxtor Corporation | Method and circuit for digital division |
| FR2837948B1 (fr) * | 2002-03-27 | 2004-07-16 | St Microelectronics Sa | Procede de realisation de divisions entieres |
| CN100353310C (zh) * | 2003-12-16 | 2007-12-05 | 河北工业大学 | 一种除数是15×2n的快速除法器 |
| CN100349110C (zh) * | 2003-12-16 | 2007-11-14 | 河北工业大学 | 一种除数是15×2n的快速除法器 |
| CN100334542C (zh) * | 2003-12-16 | 2007-08-29 | 河北工业大学 | 一种除数是15×2n的快速除法器 |
| CN100334543C (zh) * | 2003-12-16 | 2007-08-29 | 河北工业大学 | 一种除数是15×2n的快速除法器 |
| CN100342323C (zh) * | 2003-12-16 | 2007-10-10 | 河北工业大学 | 一种除数是15×2n的快速除法器 |
| CN100353312C (zh) * | 2003-12-16 | 2007-12-05 | 河北工业大学 | 一种除数是15×2n的快速除法器 |
| CN100353311C (zh) * | 2003-12-16 | 2007-12-05 | 河北工业大学 | 一种除数是15×2n的快速除法器 |
| CN101018583A (zh) * | 2004-08-26 | 2007-08-15 | 巴尔密封工程有限公司 | 用于医疗电子装置的导电路径 |
| IT1395477B1 (it) * | 2009-09-08 | 2012-09-21 | St Microelectronics Srl | "dispositivo per calcolare quozienti, ad esempio per convertire indirizzi logici in indirizzi fisici" |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4688186A (en) * | 1982-10-04 | 1987-08-18 | Honeywell Bull Inc. | Division by a constant by iterative table lookup |
-
1989
- 1989-01-19 JP JP1010786A patent/JPH02190928A/ja active Pending
-
1990
- 1990-01-19 US US07/466,148 patent/US4989173A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945657A (en) * | 1996-07-31 | 1999-08-31 | Nec Corporation | Constant divider |
Also Published As
| Publication number | Publication date |
|---|---|
| US4989173A (en) | 1991-01-29 |
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