JPH04227519A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
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- JPH04227519A JPH04227519A JP3097112A JP9711291A JPH04227519A JP H04227519 A JPH04227519 A JP H04227519A JP 3097112 A JP3097112 A JP 3097112A JP 9711291 A JP9711291 A JP 9711291A JP H04227519 A JPH04227519 A JP H04227519A
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- Japan
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- key input
- key
- buffer
- input data
- cpu
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、キー入力待ち時のパワ
ーセーブ機能を有するマイクロコンピュータシステムに
関する。
ーセーブ機能を有するマイクロコンピュータシステムに
関する。
【０００２】
【従来の技術】近年、半導体技術の進歩により、マイク
ロプロセッサ及びそのファミリ周辺制御用ＬＳＩを組み
合わせるだけで、高性能のコンピュータシステムを構築
し、かつシステム設計を容易に行なうことができる。
ロプロセッサ及びそのファミリ周辺制御用ＬＳＩを組み
合わせるだけで、高性能のコンピュータシステムを構築
し、かつシステム設計を容易に行なうことができる。
【０００３】ところで、パーソナルコンピュータ等に使
用されるマイクロプロセッサは、ＮチャネルＭＯＳ回路
により構成されているものが多い。このＮチャネルＭＯ
Ｓ回路による方式では、消費電力の節約（パワーセーブ
）機能には配慮されおらず、コンピュータシステムを構
築した場合に、比較的消費電力の増大化を招く傾向にあ
る。コンピュータシステムでは、キーボードからキー入
力データが入力されるが、このキーボードからのキー入
力待ちの状態が発生することがある。パワーセーブ機能
が無い場合には、キー入力待ちの状態時に、いわば無駄
な消費電力が増大化することになる。特に、バッテリー
駆動方式のマイクロコンピュータシステムでは、バッテ
リー電源を長持ちさせる必要があるため、パワーセーブ
機能は重要な機能の一つである。
用されるマイクロプロセッサは、ＮチャネルＭＯＳ回路
により構成されているものが多い。このＮチャネルＭＯ
Ｓ回路による方式では、消費電力の節約（パワーセーブ
）機能には配慮されおらず、コンピュータシステムを構
築した場合に、比較的消費電力の増大化を招く傾向にあ
る。コンピュータシステムでは、キーボードからキー入
力データが入力されるが、このキーボードからのキー入
力待ちの状態が発生することがある。パワーセーブ機能
が無い場合には、キー入力待ちの状態時に、いわば無駄
な消費電力が増大化することになる。特に、バッテリー
駆動方式のマイクロコンピュータシステムでは、バッテ
リー電源を長持ちさせる必要があるため、パワーセーブ
機能は重要な機能の一つである。
【０００４】一方、最近では、ＣＭＯＳ回路により構成
されたマイクロプロセッサが開発されており、ＣＭＯＳ
回路の低消費電力特性を利用したパワーセーブ機能を有
するものが出現している。
されたマイクロプロセッサが開発されており、ＣＭＯＳ
回路の低消費電力特性を利用したパワーセーブ機能を有
するものが出現している。
【０００５】このようなマイクロプロセッサには、ＣＰ
ＵがＨＡＬＴ（ホールト）命令を実行して、アプリケー
ションプログラムの実行を停止したときに、通常動作時
と比較して消費電力が減少し、１／１０程度にパワーセ
ーブするものがある。このＨＡＬＴ命令の実行時には、
メモリに対するアクセス回数も減少するためメモリの消
費電力も減少することになる。
ＵがＨＡＬＴ（ホールト）命令を実行して、アプリケー
ションプログラムの実行を停止したときに、通常動作時
と比較して消費電力が減少し、１／１０程度にパワーセ
ーブするものがある。このＨＡＬＴ命令の実行時には、
メモリに対するアクセス回数も減少するためメモリの消
費電力も減少することになる。
【０００６】ところで、通常のマイクロコンピュータシ
ステムでは、図３に示すように、ＢＩＯＳ（基本入出力
システム）のキー入力ルーチンによるキー入力制御が実
行される。キー入力ルーチンは、同図（Ａ）に示す１文
字入力ルーチンと同図（Ｂ）に示すバッファチェックル
ーチンからなる。
ステムでは、図３に示すように、ＢＩＯＳ（基本入出力
システム）のキー入力ルーチンによるキー入力制御が実
行される。キー入力ルーチンは、同図（Ａ）に示す１文
字入力ルーチンと同図（Ｂ）に示すバッファチェックル
ーチンからなる。
【０００７】１文字入力ルーチンは、キーインバッファ
内にキー入力データが収納されている場合には（ステッ
プＳ１０のＹＥＳ）、１文字分のキー入力データを取込
む（ステップＳ１１）ための制御ルーチンである。一方
、バッファチェックルーチンは、キーインバッファ内に
キー入力データが収納されたか否かをチェックする（ス
テップＳ１２）ためのルーチンである。
内にキー入力データが収納されている場合には（ステッ
プＳ１０のＹＥＳ）、１文字分のキー入力データを取込
む（ステップＳ１１）ための制御ルーチンである。一方
、バッファチェックルーチンは、キーインバッファ内に
キー入力データが収納されたか否かをチェックする（ス
テップＳ１２）ためのルーチンである。
【０００８】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータシステムにおいて、キー入力ルーチンによるキー
入力制御時にＨＡＬＴ命令を挿入して（図３（Ａ）に示
すステップＳ１３）、キー入力待ち状態時にパワーセー
ブを図ることが考えられる。
ュータシステムにおいて、キー入力ルーチンによるキー
入力制御時にＨＡＬＴ命令を挿入して（図３（Ａ）に示
すステップＳ１３）、キー入力待ち状態時にパワーセー
ブを図ることが考えられる。
【０００９】しかしながら、１文字入力ルーチン中にＨ
ＡＬＴ命令を挿入しても、アプリケーションプログラム
を実行する場合に、先にバッファチェックルーチンが実
行される。したがって、キーインバッファ内にキー入力
データが存在しない、即ちキー入力待ち状態時に、ＣＰ
Ｕはキーインバッファ内をチェックする動作を実行する
ことになる。このため、キー入力待ち状態時に、パワー
セーブ機能を実現することはできないことになる。
ＡＬＴ命令を挿入しても、アプリケーションプログラム
を実行する場合に、先にバッファチェックルーチンが実
行される。したがって、キーインバッファ内にキー入力
データが存在しない、即ちキー入力待ち状態時に、ＣＰ
Ｕはキーインバッファ内をチェックする動作を実行する
ことになる。このため、キー入力待ち状態時に、パワー
セーブ機能を実現することはできないことになる。
【００１０】本発明の目的は、キー入力ルーチンによる
キー入力制御時にＨＡＬＴ命令の実行を利用して、キー
入力待ち状態時におけるパワーセーブ機能を確実に実現
することができるマイクロコンピュータシステムを提供
することにある。
キー入力制御時にＨＡＬＴ命令の実行を利用して、キー
入力待ち状態時におけるパワーセーブ機能を確実に実現
することができるマイクロコンピュータシステムを提供
することにある。
【００１１】
【課題を解決するための手段】本発明は、マイクロプロ
セッサがアプリケーションプログラムを実行することに
伴って、キーインバッファ手段にキー入力データが格納
されているか否かを判断する判断手段、キー入力待ち状
態時にホールト動作を実行するホールト手段および割込
み発生手段により割込みが発生したときにホールト手段
のホールト動作を解除する解除手段とを備えたマイクロ
コンピュータシステムである。
セッサがアプリケーションプログラムを実行することに
伴って、キーインバッファ手段にキー入力データが格納
されているか否かを判断する判断手段、キー入力待ち状
態時にホールト動作を実行するホールト手段および割込
み発生手段により割込みが発生したときにホールト手段
のホールト動作を解除する解除手段とを備えたマイクロ
コンピュータシステムである。
【００１２】
【作用】本発明では、キーインバッファ手段にキー入力
データが格納されているか否かを判断するためのバッフ
ァチェックルーチンを実行し、キー入力待ち状態であれ
ば、ＨＡＬＴ命令を実行する。このＨＡＬＴ命令による
ホールト動作は、割込み発生手段からの割込みにより解
除される。これにより、キー入力待ち状態時でのマイク
ロプロセッサのパワーセーブを機能させる。
データが格納されているか否かを判断するためのバッフ
ァチェックルーチンを実行し、キー入力待ち状態であれ
ば、ＨＡＬＴ命令を実行する。このＨＡＬＴ命令による
ホールト動作は、割込み発生手段からの割込みにより解
除される。これにより、キー入力待ち状態時でのマイク
ロプロセッサのパワーセーブを機能させる。
【００１３】
【実施例】以下図面を参照して本発明の実施例を説明す
る。
る。
【００１４】図１は同実施例に係わるマイクロコンピュ
ータシステムの要部を示すブロック図である。本システ
ムは、ＣＰＵボード１とシリアルインターフェース転送
路２を介して接続されたキーボードユニット３からなる
。
ータシステムの要部を示すブロック図である。本システ
ムは、ＣＰＵボード１とシリアルインターフェース転送
路２を介して接続されたキーボードユニット３からなる
。
【００１５】ＣＰＵボード１には、マイクロプロセッサ
（ＣＰＵ）１１、メモリユニット１２、タイマ１３およ
び直並列変換回路１４が搭載されている。ＣＰＵ１１は
、ＣＭＯＳ回路により構成されており、ＨＡＬＴ命令の
実行によるパワーセーブ機能を有する。メモリユニット
１２はキーインバッファ１２１を有し、キーボードユニ
ット３から入力されるキー入力データ（キーインデータ
）をキーインバッファ１２１に格納する。
（ＣＰＵ）１１、メモリユニット１２、タイマ１３およ
び直並列変換回路１４が搭載されている。ＣＰＵ１１は
、ＣＭＯＳ回路により構成されており、ＨＡＬＴ命令の
実行によるパワーセーブ機能を有する。メモリユニット
１２はキーインバッファ１２１を有し、キーボードユニ
ット３から入力されるキー入力データ（キーインデータ
）をキーインバッファ１２１に格納する。
【００１６】直並列変換回路１４は、シリアルインター
フェース転送路２を通じてキーボードユニット３に接続
されており、直列のキー入力データを並列に変換してキ
ーインバッファ１２１に転送する。また、直並列変換回
路１４は、割込みラインＩＮＴ２ を通じてＣＰＵ１１
に接続されており、キーボードユニット３からのキー入
力による割込み信号をＣＰＵ１１に転送する。
フェース転送路２を通じてキーボードユニット３に接続
されており、直列のキー入力データを並列に変換してキ
ーインバッファ１２１に転送する。また、直並列変換回
路１４は、割込みラインＩＮＴ２ を通じてＣＰＵ１１
に接続されており、キーボードユニット３からのキー入
力による割込み信号をＣＰＵ１１に転送する。
【００１７】タイマ１３は、例えばＣＰＵ１１のＨＡＬ
Ｔ命令の実行時から所定のタイマ時間をカウントし、タ
イマアウト割込み信号を割込みラインＩＮＴ１を通じて
ＣＰＵ１１に出力するＬＳＩである。次に、同実施例の
動作を説明する。
Ｔ命令の実行時から所定のタイマ時間をカウントし、タ
イマアウト割込み信号を割込みラインＩＮＴ１を通じて
ＣＰＵ１１に出力するＬＳＩである。次に、同実施例の
動作を説明する。
【００１８】先ず、キーボードユニット３のキー操作に
応じて、キー入力データが入力されると、シリアルイン
ターフェース転送路２を通じて直並列変換回路１４に転
送される。直並列変換回路１４は、例えば１バイト分の
キー入力データを受信すると、割込みラインＩＮＴ２
を通じてＣＰＵ１１に割込み信号を出力する。ＣＰＵ１
１は、割込み信号に応じて直並列変換回路１４からの１
バイト分のキー入力データＤＡＴＡをメモリユニット１
２に転送させて、キーインバッファ１２１に格納する制
御を実行する。ＣＰＵ１１は、アプリケーションプログ
ラムの実行に伴って、キーインバッファ１２１に格納さ
れたキー入力データを利用して、各種のデータ処理を行
なう。
応じて、キー入力データが入力されると、シリアルイン
ターフェース転送路２を通じて直並列変換回路１４に転
送される。直並列変換回路１４は、例えば１バイト分の
キー入力データを受信すると、割込みラインＩＮＴ２
を通じてＣＰＵ１１に割込み信号を出力する。ＣＰＵ１
１は、割込み信号に応じて直並列変換回路１４からの１
バイト分のキー入力データＤＡＴＡをメモリユニット１
２に転送させて、キーインバッファ１２１に格納する制
御を実行する。ＣＰＵ１１は、アプリケーションプログ
ラムの実行に伴って、キーインバッファ１２１に格納さ
れたキー入力データを利用して、各種のデータ処理を行
なう。
【００１９】ところで、ＣＰＵ１１は、ＢＩＯＳのキー
入力ルーチンによるキー入力制御を実行する。同実施例
のキー入力ルーチンは、図２（Ａ）に示す１文字入力ル
ーチンと同図（Ｂ）に示すバッファチェックルーチンか
らなる。
入力ルーチンによるキー入力制御を実行する。同実施例
のキー入力ルーチンは、図２（Ａ）に示す１文字入力ル
ーチンと同図（Ｂ）に示すバッファチェックルーチンか
らなる。
【００２０】ここで、ＣＰＵ１１がアプリケーションプ
ログラムを実行する場合に、先にバッファチェックルー
チンを実行し、キーインバッファ１２１内にキー入力デ
ータが格納されているか否かをチェックする（ステップ
Ｓ４）。キーインバッファ１２１内にキー入力データが
格納されていれば（ステップＳ１のＹＥＳ）、１文字分
のキー入力データを取込む１文字入力処理を実行する（
ステップＳ２）。
ログラムを実行する場合に、先にバッファチェックルー
チンを実行し、キーインバッファ１２１内にキー入力デ
ータが格納されているか否かをチェックする（ステップ
Ｓ４）。キーインバッファ１２１内にキー入力データが
格納されていれば（ステップＳ１のＹＥＳ）、１文字分
のキー入力データを取込む１文字入力処理を実行する（
ステップＳ２）。
【００２１】即ち、キーボードユニット３から１文字分
のキー入力データが入力されると、ＣＰＵ１１は、キー
インバッファ１２１に格納された１文字分のキー入力デ
ータを取込む。ＣＰＵ１１は、アプリケーションプログ
ラムの実行に伴って、得られた１文字分のキー入力デー
タを利用して、各種のデータ処理を実行する。
のキー入力データが入力されると、ＣＰＵ１１は、キー
インバッファ１２１に格納された１文字分のキー入力デ
ータを取込む。ＣＰＵ１１は、アプリケーションプログ
ラムの実行に伴って、得られた１文字分のキー入力デー
タを利用して、各種のデータ処理を実行する。
【００２２】ここで、バッファチェックルーチンのチェ
ック処理後に、ＣＰＵ１１はルーチン内に挿入されたＨ
ＡＬＴ命令を実行する（ステップＳ５）。これにより、
ＣＰＵ１１は、プログラムの実行を停止するＨＡＬＴ状
態となる。このＨＡＬＴ状態は、直並列変換回路１４ま
たはタイマ１３からの割込み信号により解除となる。
ック処理後に、ＣＰＵ１１はルーチン内に挿入されたＨ
ＡＬＴ命令を実行する（ステップＳ５）。これにより、
ＣＰＵ１１は、プログラムの実行を停止するＨＡＬＴ状
態となる。このＨＡＬＴ状態は、直並列変換回路１４ま
たはタイマ１３からの割込み信号により解除となる。
【００２３】このようにして、アプリケーションプログ
ラムの実行に伴って、先にバッファチェックルーチンを
実行する場合でも、ＣＰＵ１１はＨＡＬＴ命令を実行し
て、ＨＡＬＴ状態となる。このＨＡＬＴ状態が例えばタ
イマ１３からの割込み信号により解除されると、１文字
入力ルーチンに移行する。この１文字入力ルーチンでは
、キーインバッファ内にキー入力データが存在しない、
即ちキー入力待ち状態時には、ＣＰＵ１１はＨＡＬＴ命
令を実行して、ＨＡＬＴ状態となる（ステップＳ３）。
ラムの実行に伴って、先にバッファチェックルーチンを
実行する場合でも、ＣＰＵ１１はＨＡＬＴ命令を実行し
て、ＨＡＬＴ状態となる。このＨＡＬＴ状態が例えばタ
イマ１３からの割込み信号により解除されると、１文字
入力ルーチンに移行する。この１文字入力ルーチンでは
、キーインバッファ内にキー入力データが存在しない、
即ちキー入力待ち状態時には、ＣＰＵ１１はＨＡＬＴ命
令を実行して、ＨＡＬＴ状態となる（ステップＳ３）。
【００２４】したがって、キー入力待ち状態時には、必
ずＣＰＵ１１はＨＡＬＴ命令を実行して、ＨＡＬＴ状態
となる。このＨＡＬＴ状態は直並列変換回路１４または
タイマ１３からの割込み信号により解除となり、ＨＡＬ
Ｔ状態と解除が繰り返し実行されることになる。これに
より、キー入力待ち状態時には、必ずＨＡＬＴ状態とな
るため、パワーセーブ機能を確実に実現し、無駄な消費
電力の減少化を図ることができる。
ずＣＰＵ１１はＨＡＬＴ命令を実行して、ＨＡＬＴ状態
となる。このＨＡＬＴ状態は直並列変換回路１４または
タイマ１３からの割込み信号により解除となり、ＨＡＬ
Ｔ状態と解除が繰り返し実行されることになる。これに
より、キー入力待ち状態時には、必ずＨＡＬＴ状態とな
るため、パワーセーブ機能を確実に実現し、無駄な消費
電力の減少化を図ることができる。
【００２５】
【発明の効果】以上詳述したように本発明によれば、キ
ー入力データが存在しないキー入力待ち状態時に、常に
ＨＡＬＴ命令を実行して、キー入力待ち状態時における
パワーセーブ機能を確実に実現することができる。した
がって、結果的に無駄な消費電力を減少させ、システム
の低消費電力化を図ることができる。
ー入力データが存在しないキー入力待ち状態時に、常に
ＨＡＬＴ命令を実行して、キー入力待ち状態時における
パワーセーブ機能を確実に実現することができる。した
がって、結果的に無駄な消費電力を減少させ、システム
の低消費電力化を図ることができる。
【図１】本発明の実施例に係わるマイクロコンピュータ
システムの要部を示すブロック図。
システムの要部を示すブロック図。
【図２】同実施例の動作を説明するためのフローチャー
ト。
ト。
【図３】従来方式を説明するためのフローチャート。
３…キーボードユニット、１１…ＣＰＵ、１２１…キー
インバッファ，１３…タイマ、１４…直並列変換回路。
インバッファ，１３…タイマ、１４…直並列変換回路。
Claims (1)
- 【請求項１】 アプリケーションプログラムを実行す
るマイクロプロセッサと、キー入力データを生成するキ
ーボード手段と、このキーボード手段により入力される
前記キー入力データを格納するためのキーインバッファ
手段と、前記マイクロプロセッサが前記アプリケーショ
ンプログラムを実行することに伴って、前記キーインバ
ッファ手段に前記キー入力データが格納されているか否
かを判断する判断手段と、この判断手段による判断結果
がキー入力待ち状態である場合に、前記マイクロプロセ
ッサによる前記アプリケーションプログラムの実行を停
止させるホールト動作を実行するホールト手段と、前記
マイクロプロセッサに対する割込みを発生させる割込み
発生手段と、この割込み発生手段により割込みが発生し
たときに、前記ホールト手段のホールト動作を解除する
解除手段とを具備したことを特徴とするマイクロコンピ
ュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3097112A JP2500873B2 (ja) | 1991-04-26 | 1991-04-26 | マイクロコンピュ―タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3097112A JP2500873B2 (ja) | 1991-04-26 | 1991-04-26 | マイクロコンピュ―タシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227519A true JPH04227519A (ja) | 1992-08-17 |
| JP2500873B2 JP2500873B2 (ja) | 1996-05-29 |
Family
ID=14183501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3097112A Expired - Lifetime JP2500873B2 (ja) | 1991-04-26 | 1991-04-26 | マイクロコンピュ―タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500873B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9177151B2 (en) | 2012-06-27 | 2015-11-03 | Kabushiki Kaisha Toshiba | Operating speed control of a processor at the time of authentication before an operating system is started |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363051A (en) * | 1976-11-18 | 1978-06-06 | Shin Meiwa Ind Co Ltd | Wave making apparatus |
| JPS5368051A (en) * | 1976-11-29 | 1978-06-17 | Sharp Corp | Integrated circuit device |
| JPS5532111A (en) * | 1978-08-28 | 1980-03-06 | Casio Comput Co Ltd | Controlling system for operation return in miniaturized electronic computer |
| JPS57187723A (en) * | 1981-05-12 | 1982-11-18 | T C Denshi Kk | Halt controller |
-
1991
- 1991-04-26 JP JP3097112A patent/JP2500873B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363051A (en) * | 1976-11-18 | 1978-06-06 | Shin Meiwa Ind Co Ltd | Wave making apparatus |
| JPS5368051A (en) * | 1976-11-29 | 1978-06-17 | Sharp Corp | Integrated circuit device |
| JPS5532111A (en) * | 1978-08-28 | 1980-03-06 | Casio Comput Co Ltd | Controlling system for operation return in miniaturized electronic computer |
| JPS57187723A (en) * | 1981-05-12 | 1982-11-18 | T C Denshi Kk | Halt controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9177151B2 (en) | 2012-06-27 | 2015-11-03 | Kabushiki Kaisha Toshiba | Operating speed control of a processor at the time of authentication before an operating system is started |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2500873B2 (ja) | 1996-05-29 |
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