JPH0962621A - コンピュータシステムおよびコマンドサイクル切換え方法 - Google Patents
コンピュータシステムおよびコマンドサイクル切換え方法Info
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- JPH0962621A JPH0962621A JP7221828A JP22182895A JPH0962621A JP H0962621 A JPH0962621 A JP H0962621A JP 7221828 A JP7221828 A JP 7221828A JP 22182895 A JP22182895 A JP 22182895A JP H0962621 A JPH0962621 A JP H0962621A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】ＩＳＡバス上のＩ／Ｏデバイスの性能を最大限
発揮して、そのＩ／Ｏデバイスとの間のデータ転送速度
の向上を図る。 【解決手段】ＩＳＡブリッジ４に、ＩＳＡバス５上のＩ
／Ｏデバイスにコマンドを発行するためのコマンドサイ
クルを通常のサイクル速度で実行する通常コマンドサイ
クル実行手段と、コマンドサイクルを通常のサイクル速
度よりも高速なサイクル速度で実行する高速コマンドサ
イクル実行手段と、ＣＰＵ１が高速ＩＤＥデバイス６に
アクセスするときに、ＩＳＡバス５をＤＭＡモードにし
た後にコマンドサイクルを高速のサイクル速度に切り替
え、そのアクセスが終了したときに、ＩＳＡバス５をＣ
ＰＵモードにするとともにコマンドサイクルを通常のサ
イクル速度に切り替えるコマンドサイクル切換え手段と
を設けたことを特徴とする。
発揮して、そのＩ／Ｏデバイスとの間のデータ転送速度
の向上を図る。 【解決手段】ＩＳＡブリッジ４に、ＩＳＡバス５上のＩ
／Ｏデバイスにコマンドを発行するためのコマンドサイ
クルを通常のサイクル速度で実行する通常コマンドサイ
クル実行手段と、コマンドサイクルを通常のサイクル速
度よりも高速なサイクル速度で実行する高速コマンドサ
イクル実行手段と、ＣＰＵ１が高速ＩＤＥデバイス６に
アクセスするときに、ＩＳＡバス５をＤＭＡモードにし
た後にコマンドサイクルを高速のサイクル速度に切り替
え、そのアクセスが終了したときに、ＩＳＡバス５をＣ
ＰＵモードにするとともにコマンドサイクルを通常のサ
イクル速度に切り替えるコマンドサイクル切換え手段と
を設けたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】この発明は、たとえばパーソ
ナルコンピュータなどのコンピュータシステムに係り、
特にシステム内のＩ／Ｏデバイス自体の性能を最大限有
効利用するための改良がなされたコンピュータシステム
に関する。
ナルコンピュータなどのコンピュータシステムに係り、
特にシステム内のＩ／Ｏデバイス自体の性能を最大限有
効利用するための改良がなされたコンピュータシステム
に関する。
【０００２】
【従来の技術】近年、携行が容易でバッテリにより動作
可能なノートブックタイプまたはラップトップタイプの
ポータブルパーソナルコンピュータが種々開発されてい
る。この種のパーソナルコンピュータにおいては、ＩＳ
Ａ（Ｉｎｄｕｓｔｒｙ Ｓｔａｎｄａｒｄ Ａｒｃｈｉ
ｔｅｃｔｕｒｅ）バスが多く使用されている。また、次
世代の業界標準となるであろうバス規格にＰＣＩ（Ｐｅ
ｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃ
ｏｎｎｅｃｔ）バスがあるが、ＰＣＩバスが採用されて
も、ＩＳＡバスは当分存在すると考えられる。
可能なノートブックタイプまたはラップトップタイプの
ポータブルパーソナルコンピュータが種々開発されてい
る。この種のパーソナルコンピュータにおいては、ＩＳ
Ａ（Ｉｎｄｕｓｔｒｙ Ｓｔａｎｄａｒｄ Ａｒｃｈｉ
ｔｅｃｔｕｒｅ）バスが多く使用されている。また、次
世代の業界標準となるであろうバス規格にＰＣＩ（Ｐｅ
ｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃ
ｏｎｎｅｃｔ）バスがあるが、ＰＣＩバスが採用されて
も、ＩＳＡバスは当分存在すると考えられる。
【０００３】このＩＳＡバスは、もともとはＩＢＭ社に
パーソナルコンピュータに搭載された周辺拡張バスであ
ったが、現在では、パーソナルコンピュータの最も標準
的な拡張バスとなっている。また、当初のＩＳＡバスは
５ＭＨｚクロック、８ビット幅の入出力バスとして使用
されていたが、現在では、８ＭＨｚクロック、１６ビッ
ト幅の入出力バスとしても使用できるように改良されて
いる。
パーソナルコンピュータに搭載された周辺拡張バスであ
ったが、現在では、パーソナルコンピュータの最も標準
的な拡張バスとなっている。また、当初のＩＳＡバスは
５ＭＨｚクロック、８ビット幅の入出力バスとして使用
されていたが、現在では、８ＭＨｚクロック、１６ビッ
ト幅の入出力バスとしても使用できるように改良されて
いる。
【０００４】このようなＩＳＡバスの仕様は、ＩＢＭ
ＰＣ／ＸＴマシンで採用されたＣＰＵ（インテル社の８
０８８）、その後のＩＢＭ ＰＣ／ＡＴマシンで採用さ
れたＣＰＵ（インテル社の８０２８６）に合わせて規定
されたものである。そして、今日のＩＳＡバスの仕様で
は、高速ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｅｖｉｃｅ
Ｅｌｅｃｔｒｏｎｉｃｓ）インタフェースをもったハ
ードディスク装置やＣＤ−ＲＯＭなど（高速ＩＤＥデバ
イス）を接続することができるようになっている。
ＰＣ／ＸＴマシンで採用されたＣＰＵ（インテル社の８
０８８）、その後のＩＢＭ ＰＣ／ＡＴマシンで採用さ
れたＣＰＵ（インテル社の８０２８６）に合わせて規定
されたものである。そして、今日のＩＳＡバスの仕様で
は、高速ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｅｖｉｃｅ
Ｅｌｅｃｔｒｏｎｉｃｓ）インタフェースをもったハ
ードディスク装置やＣＤ−ＲＯＭなど（高速ＩＤＥデバ
イス）を接続することができるようになっている。
【０００５】
【発明が解決しようとする課題】このように、今日のＩ
ＳＡバスの仕様では高速ＩＤＥインタフェースをもった
高速ＩＤＥデバイスを接続することができるようになっ
ている。この高速ＩＤＥデバイスは、図３に示すよう
に、ＡＴＡ（ＡＴ Ａｔｔａｃｈｍｅｎｔ）規格で定め
られた各モード（モード０〜モード３）によってＩＯＲ
／ＩＯＷコマンドのパルス幅およびサイクルタイムが異
なる。このため、高速ＩＤＥ（モード１〜モード３）用
コマンドと、従来のＩＤＥ（モード０）用コマンドとで
信号線を分けることが行なわれている。これは、モード
０で設計されているＩ／Ｏデバイスに対してモード１〜
モード３のコマンドが入力された場合、その動作が保証
されないためである。
ＳＡバスの仕様では高速ＩＤＥインタフェースをもった
高速ＩＤＥデバイスを接続することができるようになっ
ている。この高速ＩＤＥデバイスは、図３に示すよう
に、ＡＴＡ（ＡＴ Ａｔｔａｃｈｍｅｎｔ）規格で定め
られた各モード（モード０〜モード３）によってＩＯＲ
／ＩＯＷコマンドのパルス幅およびサイクルタイムが異
なる。このため、高速ＩＤＥ（モード１〜モード３）用
コマンドと、従来のＩＤＥ（モード０）用コマンドとで
信号線を分けることが行なわれている。これは、モード
０で設計されているＩ／Ｏデバイスに対してモード１〜
モード３のコマンドが入力された場合、その動作が保証
されないためである。
【０００６】一方、最近のコンピュータシステムでは、
図４に示すように、コンピュータ本体に配置されるＩＳ
Ａバス５の他に、ドッキングステーションブリッジ８お
よびドッキングコネクタを介して接続される拡張ユニッ
ト（ドッキングステーション）内に外部ＩＳＡバス１１
を配置し、この外部ＩＳＡバス１１に高速ＩＤＥデバイ
ス６ｂを含む複数のＩ／Ｏデバイスを接続することが行
なわれる。
図４に示すように、コンピュータ本体に配置されるＩＳ
Ａバス５の他に、ドッキングステーションブリッジ８お
よびドッキングコネクタを介して接続される拡張ユニッ
ト（ドッキングステーション）内に外部ＩＳＡバス１１
を配置し、この外部ＩＳＡバス１１に高速ＩＤＥデバイ
ス６ｂを含む複数のＩ／Ｏデバイスを接続することが行
なわれる。
【０００７】ここで、コンピュータ本体のＩＳＡバス５
のコマンドを制御するＩＳＡブリッジ４では、そのピン
数に余裕があったために前述した信号線を分けることが
可能であった。しかしながら、ドッキングステーション
の外部ＩＳＡバス１１のコマンドを制御するＰＣＩ／Ｉ
ＳＡブリッジ９では、同時に外部ＰＣＩバス１０のコマ
ンドを制御する必要もあることなどからそのピン数に余
裕がなく、前述した信号線を分けることが不可能であっ
た。このため、高速ＩＤＥインタフェースをもっている
高速ＩＤＥデバイスであるにも関わらず、従来のＩＤＥ
モードでコマンドを発行せざるを得ないといった問題が
あった。
のコマンドを制御するＩＳＡブリッジ４では、そのピン
数に余裕があったために前述した信号線を分けることが
可能であった。しかしながら、ドッキングステーション
の外部ＩＳＡバス１１のコマンドを制御するＰＣＩ／Ｉ
ＳＡブリッジ９では、同時に外部ＰＣＩバス１０のコマ
ンドを制御する必要もあることなどからそのピン数に余
裕がなく、前述した信号線を分けることが不可能であっ
た。このため、高速ＩＤＥインタフェースをもっている
高速ＩＤＥデバイスであるにも関わらず、従来のＩＤＥ
モードでコマンドを発行せざるを得ないといった問題が
あった。
【０００８】この発明はこのような点に鑑みてなされた
もので、信号線を分けるようなことを必要とせず、使用
されるＩ／Ｏデバイス自体の性能を最大限有効利用する
ことによって、システム性能を十分に向上する事ができ
るコンピュータシステムを提供することを目的とする。
もので、信号線を分けるようなことを必要とせず、使用
されるＩ／Ｏデバイス自体の性能を最大限有効利用する
ことによって、システム性能を十分に向上する事ができ
るコンピュータシステムを提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明は、ＣＰＵと、
高速動作可能なＩ／Ｏデバイスと高速動作不可能なＩ／
Ｏデバイスとが混合して複数接続されるシステムバス
と、前記システムバス上のＩ／Ｏデバイスにリード／ラ
イトコマンドを発行するためのコマンドサイクルを通常
のサイクル速度で実行する通常コマンドサイクル実行手
段と、前記システムバス上のＩ／Ｏデバイスにリード／
ライトコマンドを発行するためのコマンドサイクルを前
記通常のサイクル速度よりも高速なサイクル速度で実行
する高速コマンドサイクル実行手段と、前記ＣＰＵが前
記高速動作可能なＩ／Ｏデバイスにアクセスするとき
に、前記システムバスをＤＭＡモードにした後に前記高
速コマンドサイクル実行手段を使用してコマンドサイク
ルを前記高速のサイクル速度に切り替え、そのアクセス
が終了したときに、前記システムバスをＣＰＵモードに
するとともに前記通常コマンドサイクル実行手段を使用
してコマンドサイクルを前記通常のサイクル速度に切り
替えるコマンドサイクル切換え手段とを具備することを
特徴とする。
高速動作可能なＩ／Ｏデバイスと高速動作不可能なＩ／
Ｏデバイスとが混合して複数接続されるシステムバス
と、前記システムバス上のＩ／Ｏデバイスにリード／ラ
イトコマンドを発行するためのコマンドサイクルを通常
のサイクル速度で実行する通常コマンドサイクル実行手
段と、前記システムバス上のＩ／Ｏデバイスにリード／
ライトコマンドを発行するためのコマンドサイクルを前
記通常のサイクル速度よりも高速なサイクル速度で実行
する高速コマンドサイクル実行手段と、前記ＣＰＵが前
記高速動作可能なＩ／Ｏデバイスにアクセスするとき
に、前記システムバスをＤＭＡモードにした後に前記高
速コマンドサイクル実行手段を使用してコマンドサイク
ルを前記高速のサイクル速度に切り替え、そのアクセス
が終了したときに、前記システムバスをＣＰＵモードに
するとともに前記通常コマンドサイクル実行手段を使用
してコマンドサイクルを前記通常のサイクル速度に切り
替えるコマンドサイクル切換え手段とを具備することを
特徴とする。
【００１０】この発明においては、ＣＰＵがＩＳＡバス
に接続された高速ＩＤＥデバイスにアクセスする際に、
まずＩＳＡバス信号であるＡＥＮ信号およびＢＡＬＥ信
号を発行してＩＳＡバスをＤＭＡ（Ｄｉｒｅｃｔ Ｍｅ
ｍｏｒｙ Ａｃｃｅｓｓ）モードにする。これにより通
常のＩＳＡデバイスは、ＩＳＡバス上でＤＭＡが動作中
であると認識して動作を停止する。
に接続された高速ＩＤＥデバイスにアクセスする際に、
まずＩＳＡバス信号であるＡＥＮ信号およびＢＡＬＥ信
号を発行してＩＳＡバスをＤＭＡ（Ｄｉｒｅｃｔ Ｍｅ
ｍｏｒｙ Ａｃｃｅｓｓ）モードにする。これにより通
常のＩＳＡデバイスは、ＩＳＡバス上でＤＭＡが動作中
であると認識して動作を停止する。
【００１１】そして、ＩＳＡバスがＤＭＡモードに移行
した後、すなわち、通常のＩＳＡデバイスが動作を停止
させた後に、コマンドサイクルを高速ＩＤＥデバイスの
モードに応じて高速に切り替えてコマンドの発行を行な
い、このアクセスが終了したときに、再度ＩＳＡバス信
号であるＡＥＮ信号およびＢＡＬＥ信号を発行してＩＳ
ＡバスをＣＰＵモードに戻すとともにコマンドサイクル
を通常のＩＳＡデバイス用に切り替える。これにより、
信号線を分けるようなことを必要としないでＩ／Ｏデバ
イスの性能に応じたアクセスが可能となる。
した後、すなわち、通常のＩＳＡデバイスが動作を停止
させた後に、コマンドサイクルを高速ＩＤＥデバイスの
モードに応じて高速に切り替えてコマンドの発行を行な
い、このアクセスが終了したときに、再度ＩＳＡバス信
号であるＡＥＮ信号およびＢＡＬＥ信号を発行してＩＳ
ＡバスをＣＰＵモードに戻すとともにコマンドサイクル
を通常のＩＳＡデバイス用に切り替える。これにより、
信号線を分けるようなことを必要としないでＩ／Ｏデバ
イスの性能に応じたアクセスが可能となる。
【００１２】
【発明の実施の形態】以下、図面を参照してこの発明の
一実施形態を説明する。図１には、この発明の一実施形
態に係るコンピュータシステムの概略構成が示されてい
る。このシステムはノートブックタイプまたはラップト
ップタイプのポータブルパーソナルコンピュータを実現
するためのものであり、図示のように、ＣＰＵ１、ＰＣ
Ｉブリッジ２、ＰＣＩバス３、ＩＳＡブリッジ４、ＩＳ
Ａバス５を備えており、さらにＩＳＡバス５には高速Ｉ
ＤＥデバイス６および通常のＩＳＡデバイス７などが接
続される。
一実施形態を説明する。図１には、この発明の一実施形
態に係るコンピュータシステムの概略構成が示されてい
る。このシステムはノートブックタイプまたはラップト
ップタイプのポータブルパーソナルコンピュータを実現
するためのものであり、図示のように、ＣＰＵ１、ＰＣ
Ｉブリッジ２、ＰＣＩバス３、ＩＳＡブリッジ４、ＩＳ
Ａバス５を備えており、さらにＩＳＡバス５には高速Ｉ
ＤＥデバイス６および通常のＩＳＡデバイス７などが接
続される。
【００１３】ＣＰＵ１は、大規模なキャッシュメモリを
内蔵したマイクロプロセッサであり、たとえば米インテ
ル社によって製造販売されているマイクロプロセッサ
“Ｐｅｎｔｉｕｍ”などによって実現されている。この
ＣＰＵ１の入出力ピンに直結されているプロセッサバス
は、６４ビット幅のデータバスを有している。
内蔵したマイクロプロセッサであり、たとえば米インテ
ル社によって製造販売されているマイクロプロセッサ
“Ｐｅｎｔｉｕｍ”などによって実現されている。この
ＣＰＵ１の入出力ピンに直結されているプロセッサバス
は、６４ビット幅のデータバスを有している。
【００１４】ＰＣＩブリッジ２は、プロセッサバスとＰ
ＣＩバス３との間を繋ぐブリッジＬＳＩであり、ＰＣＩ
バス３のバスマスタの１つとして機能する。このＰＣＩ
ブリッジ２は、プロセッサバスとＰＣＩバス３との間
で、データおよびアドレスを含むバスサイクルを双方向
で変換する機能、およびメモリバスを介してシステムメ
モリのアクセスを制御する機能などを有している。
ＣＩバス３との間を繋ぐブリッジＬＳＩであり、ＰＣＩ
バス３のバスマスタの１つとして機能する。このＰＣＩ
ブリッジ２は、プロセッサバスとＰＣＩバス３との間
で、データおよびアドレスを含むバスサイクルを双方向
で変換する機能、およびメモリバスを介してシステムメ
モリのアクセスを制御する機能などを有している。
【００１５】ＰＣＩバス３は、クロック同期型の入出力
バスであり、ＰＣＩバス３上のすべてのサイクルはＰＣ
Ｉバスクロックに同期して行なわれる。ＰＣＩバスクロ
ックの周波数は最大３３ＭＨｚである。ＰＣＩバス３
は、時分割的に使用されるアドレス／データバスを有し
ている。このアドレス／データバスは、３２ビット幅で
ある。
バスであり、ＰＣＩバス３上のすべてのサイクルはＰＣ
Ｉバスクロックに同期して行なわれる。ＰＣＩバスクロ
ックの周波数は最大３３ＭＨｚである。ＰＣＩバス３
は、時分割的に使用されるアドレス／データバスを有し
ている。このアドレス／データバスは、３２ビット幅で
ある。
【００１６】ＰＣＩバス３上のデータ転送サイクルは、
アドレスフェーズとそれに後続する１以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレスおよび転送タイプが出力され、データフェーズで
は８ビット、１６ビット、２４ビットまたは３２ビット
のデータが出力される。
アドレスフェーズとそれに後続する１以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレスおよび転送タイプが出力され、データフェーズで
は８ビット、１６ビット、２４ビットまたは３２ビット
のデータが出力される。
【００１７】ＩＳＡブリッジ４は、ＰＣＩバス３とＩＳ
Ａバス５との間を繋ぐブリッジＬＳＩである。また、Ｉ
ＳＡバス５には、ハードディスク装置やＣＤ−ＲＯＭな
どの高速ＩＤＥデバイス６、および通常のＩＳＡデバイ
ス７が接続される。
Ａバス５との間を繋ぐブリッジＬＳＩである。また、Ｉ
ＳＡバス５には、ハードディスク装置やＣＤ−ＲＯＭな
どの高速ＩＤＥデバイス６、および通常のＩＳＡデバイ
ス７が接続される。
【００１８】ここで、ＣＰＵ１がＩＳＡバス５に接続さ
れた高速ＩＤＥデバイス６にアクセスする際の動作原理
について説明する。ＣＰＵ１が高速ＩＤＥデバイス６に
対するアクセスを要求すると、そのアクセス要求はＰＣ
Ｉブリッジ２およびＰＣＩバス３を介してＩＳＡブリッ
ジ４に引き渡される。この高速ＩＤＥデバイス６に対す
るアクセス要求を受け取ったＩＳＡブリッジ４は、ま
ず、ＩＳＡバス信号であるＡＥＮ信号およびＢＡＬＥ信
号を発行してＩＳＡバス５をＤＭＡモードにする。
れた高速ＩＤＥデバイス６にアクセスする際の動作原理
について説明する。ＣＰＵ１が高速ＩＤＥデバイス６に
対するアクセスを要求すると、そのアクセス要求はＰＣ
Ｉブリッジ２およびＰＣＩバス３を介してＩＳＡブリッ
ジ４に引き渡される。この高速ＩＤＥデバイス６に対す
るアクセス要求を受け取ったＩＳＡブリッジ４は、ま
ず、ＩＳＡバス信号であるＡＥＮ信号およびＢＡＬＥ信
号を発行してＩＳＡバス５をＤＭＡモードにする。
【００１９】これによりＩＳＡデバイス７は、ＩＳＡバ
ス５上でＤＭＡが動作中であると認識して動作を停止す
る。次に、ＩＳＡブリッジ４は、ＩＳＡバス５上のコマ
ンドサイクルを高速ＩＤＥデバイスのモードに応じて高
速に切り替えて、ＩＳＡバス５に高速ＩＤＥデバイス６
に対するコマンドを発行する。
ス５上でＤＭＡが動作中であると認識して動作を停止す
る。次に、ＩＳＡブリッジ４は、ＩＳＡバス５上のコマ
ンドサイクルを高速ＩＤＥデバイスのモードに応じて高
速に切り替えて、ＩＳＡバス５に高速ＩＤＥデバイス６
に対するコマンドを発行する。
【００２０】そして、このアクセスが終了したときに、
ＩＳＡバス信号であるＡＥＮ信号およびＢＡＬＥ信号を
再度発行してＩＳＡバス５をＣＰＵモードに戻し、コマ
ンドサイクルを通常のＩＳＡデバイス用に切り替える。
ＩＳＡバス信号であるＡＥＮ信号およびＢＡＬＥ信号を
再度発行してＩＳＡバス５をＣＰＵモードに戻し、コマ
ンドサイクルを通常のＩＳＡデバイス用に切り替える。
【００２１】これにより信号線を分けるようなことを必
要とせずにＩ／Ｏデバイス自体の性能に応じたアクセス
が可能となり、また、高速アクセス中に通常のＩＳＡデ
バイスが誤動作を引き起こすこともない。
要とせずにＩ／Ｏデバイス自体の性能に応じたアクセス
が可能となり、また、高速アクセス中に通常のＩＳＡデ
バイスが誤動作を引き起こすこともない。
【００２２】次に、図２を参照してＣＰＵがＩＳＡバス
に接続された高速ＩＤＥデバイスにアクセスする際の動
作手順について説明する。ＣＰＵ１が高速ＩＤＥデバイ
ス６に対するアクセスを要求すると、そのアクセス要求
はＰＣＩブリッジ２およびＰＣＩバス３を介してＩＳＡ
ブリッジ４に引き渡される。この高速ＩＤＥデバイス６
に対するアクセス要求を受け取ったＩＳＡブリッジ４
は、まず、ＩＳＡバス信号であるＡＥＮ信号およびＢＡ
ＬＥ信号を発行してＩＳＡバス５をＤＭＡモードにする
（図２のステップＳ１〜ステップＳ２）。
に接続された高速ＩＤＥデバイスにアクセスする際の動
作手順について説明する。ＣＰＵ１が高速ＩＤＥデバイ
ス６に対するアクセスを要求すると、そのアクセス要求
はＰＣＩブリッジ２およびＰＣＩバス３を介してＩＳＡ
ブリッジ４に引き渡される。この高速ＩＤＥデバイス６
に対するアクセス要求を受け取ったＩＳＡブリッジ４
は、まず、ＩＳＡバス信号であるＡＥＮ信号およびＢＡ
ＬＥ信号を発行してＩＳＡバス５をＤＭＡモードにする
（図２のステップＳ１〜ステップＳ２）。
【００２３】次に、ＩＳＡブリッジ４は、ＩＳＡバス５
上のコマンドサイクルを高速ＩＤＥデバイスのモードに
応じて高速に切り替えて、ＩＳＡバス５に高速ＩＤＥデ
バイス６に対するコマンドを発行する（図２のステップ
Ｓ３）。
上のコマンドサイクルを高速ＩＤＥデバイスのモードに
応じて高速に切り替えて、ＩＳＡバス５に高速ＩＤＥデ
バイス６に対するコマンドを発行する（図２のステップ
Ｓ３）。
【００２４】そして、このアクセスが終了したときに、
ＩＳＡバス信号であるＡＥＮ信号およびＢＡＬＥ信号を
再度発行してＩＳＡバス５をＣＰＵモードに戻し、コマ
ンドサイクルを通常のＩＳＡデバイス用に切り替える
（図２のステップＳ４〜ステップＳ５）。
ＩＳＡバス信号であるＡＥＮ信号およびＢＡＬＥ信号を
再度発行してＩＳＡバス５をＣＰＵモードに戻し、コマ
ンドサイクルを通常のＩＳＡデバイス用に切り替える
（図２のステップＳ４〜ステップＳ５）。
【００２５】これにより信号線を分けるようなことを必
要とせずにＩ／Ｏデバイス自体の性能に応じたアクセス
が可能となり、また、高速アクセス中に通常のＩＳＡデ
バイスが誤動作を引き起こすこともない。
要とせずにＩ／Ｏデバイス自体の性能に応じたアクセス
が可能となり、また、高速アクセス中に通常のＩＳＡデ
バイスが誤動作を引き起こすこともない。
【００２６】なお、同実施形態では、コンピュータ本体
に配置されたＩＳＡバスに接続された高速ＩＤＥデバイ
スへのアクセスを例に説明したが、本発明によればＩＳ
Ａブリッジが信号線を分ける必要がなくなるために、ピ
ン不足を起こしていたドッキングステーションのＰＣＩ
／ＩＳＡブリッジにおいても適用可能となり、外部ＩＳ
Ａバスに接続された高速ＩＤＥデバイスへのアクセスを
高速モードで行なうことが可能となるため、その性能を
飛躍的に向上させることができる。
に配置されたＩＳＡバスに接続された高速ＩＤＥデバイ
スへのアクセスを例に説明したが、本発明によればＩＳ
Ａブリッジが信号線を分ける必要がなくなるために、ピ
ン不足を起こしていたドッキングステーションのＰＣＩ
／ＩＳＡブリッジにおいても適用可能となり、外部ＩＳ
Ａバスに接続された高速ＩＤＥデバイスへのアクセスを
高速モードで行なうことが可能となるため、その性能を
飛躍的に向上させることができる。
【００２７】
【発明の効果】以上説明したように、この発明によれ
ば、使用されるＩ／Ｏデバイス自体の性能を最大限有効
利用できるようになり、また、信号線を分けるなどどい
ったことが不要となるため、ＬＳＩのピンを有効利用す
ることができることとなる。これにより、システム性能
を十分に向上させることが可能となる。
ば、使用されるＩ／Ｏデバイス自体の性能を最大限有効
利用できるようになり、また、信号線を分けるなどどい
ったことが不要となるため、ＬＳＩのピンを有効利用す
ることができることとなる。これにより、システム性能
を十分に向上させることが可能となる。
【図１】この発明の一実施形態に係るコンピュータシス
テムの概略構成を示す図。
テムの概略構成を示す図。
【図２】同実施形態に係るＣＰＵがＩＳＡバスに接続さ
れた高速ＩＤＥデバイスにアクセスする際の動作手順を
説明するためのフローチャート。
れた高速ＩＤＥデバイスにアクセスする際の動作手順を
説明するためのフローチャート。
【図３】ＡＴＡ規格による転送モードを示す図。
【図４】従来の拡張ユニットを含むコンピュータシステ
ムの概略構成を示す図。
ムの概略構成を示す図。
１…ＣＰＵ、２…ＰＣＩブリッジ、３…ＰＣＩバス、４
…ＩＳＡブリッジ、５…ＩＳＡバス、６，６ａ，６ｂ…
高速ＩＤＥデバイス、７，７ａ，７ｂ…ＩＳＡデバイ
ス、８…ドッキングステーションブリッジ、９…ＰＣＩ
／ＩＳＡブリッジ、１０…外部ＰＣＩバス、１１…外部
ＩＳＡバス。
…ＩＳＡブリッジ、５…ＩＳＡバス、６，６ａ，６ｂ…
高速ＩＤＥデバイス、７，７ａ，７ｂ…ＩＳＡデバイ
ス、８…ドッキングステーションブリッジ、９…ＰＣＩ
／ＩＳＡブリッジ、１０…外部ＰＣＩバス、１１…外部
ＩＳＡバス。
Claims (3)
- 【請求項１】 ＣＰＵと、 高速動作可能なＩ／Ｏデバイスと高速動作不可能なＩ／
Ｏデバイスとが混合して複数接続されるシステムバス
と、 前記システムバス上のＩ／Ｏデバイスにリード／ライト
コマンドを発行するためのコマンドサイクルを通常のサ
イクル速度で実行する通常コマンドサイクル実行手段
と、 前記システムバス上のＩ／Ｏデバイスにリード／ライト
コマンドを発行するためのコマンドサイクルを前記通常
のサイクル速度よりも高速なサイクル速度で実行する高
速コマンドサイクル実行手段と、 前記ＣＰＵが前記高速動作可能なＩ／Ｏデバイスにアク
セスするときに、前記システムバスをＤＭＡモードにし
た後に前記高速コマンドサイクル実行手段を使用してコ
マンドサイクルを前記高速のサイクル速度に切り替え、
そのアクセスが終了したときに、前記システムバスをＣ
ＰＵモードにするとともに前記通常コマンドサイクル実
行手段を使用してコマンドサイクルを前記通常のサイク
ル速度に切り替えるコマンドサイクル切換え手段とを具
備することを特徴とするコンピュータシステム。 - 【請求項２】 前記システムバスは、コネクタを介して
コンピュータ本体と外部接続される拡張ユニット内の外
部システムバスであることを特徴とする請求項１記載の
コンピュータシステム。 - 【請求項３】 ＣＰＵと、高速動作可能なＩ／Ｏデバイ
スと高速動作不可能なＩ／Ｏデバイスとが混合して複数
接続されるシステムバスと、前記システムバス上のＩ／
Ｏデバイスにリード／ライトコマンドを発行するための
コマンドサイクルを通常のサイクル速度で実行する通常
コマンドサイクル実行手段と、前記システムバス上のＩ
／Ｏデバイスにリード／ライトコマンドを発行するため
のコマンドサイクルを前記通常のサイクル速度よりも高
速なサイクル速度で実行する高速コマンドサイクル実行
手段とを有するコンピュータシステムのコマンドサイク
ル切換え方法であって、 前記ＣＰＵが前記高速動作可能なＩ／Ｏデバイスにアク
セスするときに、前記システムバスをＤＭＡモードにし
た後に前記高速コマンドサイクル実行手段を使用してコ
マンドサイクルを前記高速のサイクル速度に切り替え、 そのアクセスが終了したときに、前記システムバスをＣ
ＰＵモードにするとともに前記通常コマンドサイクル実
行手段を使用してコマンドサイクルを前記通常のサイク
ル速度に切り替えることを特徴とするコマンドサイクル
切換え方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221828A JPH0962621A (ja) | 1995-08-30 | 1995-08-30 | コンピュータシステムおよびコマンドサイクル切換え方法 |
| US08/705,939 US5838930A (en) | 1995-08-30 | 1996-08-29 | Method and apparatus for controlling a command cycle on a bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221828A JPH0962621A (ja) | 1995-08-30 | 1995-08-30 | コンピュータシステムおよびコマンドサイクル切換え方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0962621A true JPH0962621A (ja) | 1997-03-07 |
Family
ID=16772831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7221828A Pending JPH0962621A (ja) | 1995-08-30 | 1995-08-30 | コンピュータシステムおよびコマンドサイクル切換え方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5838930A (ja) |
| JP (1) | JPH0962621A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6009486A (en) * | 1998-04-29 | 1999-12-28 | International Business Machines Corporation | Cardbus docking station |
| US6150306A (en) * | 1999-03-04 | 2000-11-21 | Morton Internatioanl Inc. | Fluorescent tracer dyes |
| US6757762B1 (en) | 1999-10-29 | 2004-06-29 | Unisys Corporation | Multi-mode processor bus bridge |
| US6848016B2 (en) * | 2000-12-07 | 2005-01-25 | Sony Corporation | System and method for efficiently implementing an electronic device architecture |
| JP2002342256A (ja) * | 2001-05-14 | 2002-11-29 | Hitachi Ltd | データプロセッサ及びデータテーブルの更新方法 |
| GB0406423D0 (en) * | 2004-03-22 | 2004-04-21 | Oxford Semiconductor Ltd | Data interface |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5274763A (en) * | 1990-12-28 | 1993-12-28 | Apple Computer, Inc. | Data path apparatus for IO adapter |
| GB2252432B (en) * | 1991-02-01 | 1994-09-28 | Intel Corp | Method and apparatus for operating a computer bus using selectable clock frequencies |
| JPH04363745A (ja) * | 1991-05-17 | 1992-12-16 | Toshiba Corp | Ｄｍａコントローラ |
| US5557757A (en) * | 1994-02-02 | 1996-09-17 | Advanced Micro Devices | High performance integrated processor architecture including a sub-bus control unit for generating signals to control a secondary, non-multiplexed external bus |
| US5621902A (en) * | 1994-11-30 | 1997-04-15 | International Business Machines Corporation | Computer system having a bridge between two buses with a direct memory access controller and an alternative memory access controller |
| US5664124A (en) * | 1994-11-30 | 1997-09-02 | International Business Machines Corporation | Bridge between two buses of a computer system that latches signals from the bus for use on the bridge and responds according to the bus protocols |
| US5673400A (en) * | 1995-06-06 | 1997-09-30 | National Semiconductor Corporation | Method and apparatus for identifying and controlling a target peripheral device in a multiple bus system |
-
1995
- 1995-08-30 JP JP7221828A patent/JPH0962621A/ja active Pending
-
1996
- 1996-08-29 US US08/705,939 patent/US5838930A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5838930A (en) | 1998-11-17 |
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