JPH04228197A - 集積回路の修正回路 - Google Patents
集積回路の修正回路Info
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- JPH04228197A JPH04228197A JP3112896A JP11289691A JPH04228197A JP H04228197 A JPH04228197 A JP H04228197A JP 3112896 A JP3112896 A JP 3112896A JP 11289691 A JP11289691 A JP 11289691A JP H04228197 A JPH04228197 A JP H04228197A
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- 230000002950 deficient Effects 0.000 claims abstract description 26
- 230000007704 transition Effects 0.000 claims description 4
- 230000004048 modification Effects 0.000 claims description 3
- 238000012986 modification Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は集積化された記憶素子に
おいて、欠陥がある記憶素子のセルを修正するに必要と
する修正回路に関し、特に修正回路の不要な電流を遮断
することにより記憶素子の電力消耗を減少させる修正回
路に関する。
おいて、欠陥がある記憶素子のセルを修正するに必要と
する修正回路に関し、特に修正回路の不要な電流を遮断
することにより記憶素子の電力消耗を減少させる修正回
路に関する。
【０００２】記憶素子の設計において、一つのチップ内
に多くの情報を貯蔵させることができる装置の集積化を
伴う収率（Ｙｉｅｌｄ）増大のために欠陥のあるセルを
直すことができる修正回路が必要である。
に多くの情報を貯蔵させることができる装置の集積化を
伴う収率（Ｙｉｅｌｄ）増大のために欠陥のあるセルを
直すことができる修正回路が必要である。
【０００３】
【従来の技術】従来の修正回路は図１に示す通りアドレ
スディコーディング出力がゲートへ入力されるＰチャン
ネルＭＯＳＦＥＴ（Ｐ１乃至Ｐｎ）及び上記Ｐチャンネ
ルＭＯＳＥＦＴ（Ｐ１乃至Ｐｎ）のドレインに連結され
たヒューズ（ＦＰ１乃至ＦＰｎ）が並列に構成され、欠
陥のあるセルを選んで修正する修正回路（１），欠陥の
あるセルのアドレスを発見したとき、上記修正回路を動
作させる主ヒューズ回路（２），上記修正回路（１）に
連結され、上記主ヒューズ回路（２）の出力に従って動
作するＭＯＳＦＥＴ（Ｔ１ ，Ｔ２ ）及び修正回路（
１）の出力端に連結されて出力信号（ＲＥＤＹ）を出力
するインバーター（Ｇ３）で構成されている。
スディコーディング出力がゲートへ入力されるＰチャン
ネルＭＯＳＦＥＴ（Ｐ１乃至Ｐｎ）及び上記Ｐチャンネ
ルＭＯＳＥＦＴ（Ｐ１乃至Ｐｎ）のドレインに連結され
たヒューズ（ＦＰ１乃至ＦＰｎ）が並列に構成され、欠
陥のあるセルを選んで修正する修正回路（１），欠陥の
あるセルのアドレスを発見したとき、上記修正回路を動
作させる主ヒューズ回路（２），上記修正回路（１）に
連結され、上記主ヒューズ回路（２）の出力に従って動
作するＭＯＳＦＥＴ（Ｔ１ ，Ｔ２ ）及び修正回路（
１）の出力端に連結されて出力信号（ＲＥＤＹ）を出力
するインバーター（Ｇ３）で構成されている。
【０００４】
【発明が解決しようとする課題】欠陥のあるセルを修正
するための従来の修正回路の作動は次の通りである。
するための従来の修正回路の作動は次の通りである。
【０００５】欠陥のあるセルのアドレスを発見したとき
、修正回路（１）を動作させる主ヒューズ回路（２）の
ヒューズ（Ｆ１ ，Ｆ２ ）を断つ。修正回路（２）の
ＰチャンネルＭＯＳＦＥＴ（Ｐ１乃至Ｐｎ）中から欠陥
のあるセルのアドレスディコーディング出力がゲート入
力へ入るＰチャンネルＭＯＳＦＥＴに連結されたヒュー
ズは除き、欠陥のないセルのアドレスディコーディング
出力がゲート入力へ入るＰチャンネルＭＯＳＦＥＴに連
結されたヒューズを断つ。主ヒューズ回路（２）のヒュ
ーズ（Ｆ１ ，Ｆ２ ）を断つことにより、主ヒューズ
回路（２）の出力（Ａ）は常にハイ状態になって主ヒュ
ーズ回路（２）の出力（Ａ）をゲート入力とするｎチャ
ンネルＭＯＳＦＥＴ（Ｔ１ ，Ｔ２ ）はオン状態にな
り、欠陥のあるセルのアドレスが選ばれるとディコーデ
ィング出力がローからハイになって修正回路（２）の出
力（Ｂ）はローになり、この信号は更にインバーター（
Ｇ１４）を通じて出力をハイにすることにより、欠陥が
あるセルを直すようになる。
、修正回路（１）を動作させる主ヒューズ回路（２）の
ヒューズ（Ｆ１ ，Ｆ２ ）を断つ。修正回路（２）の
ＰチャンネルＭＯＳＦＥＴ（Ｐ１乃至Ｐｎ）中から欠陥
のあるセルのアドレスディコーディング出力がゲート入
力へ入るＰチャンネルＭＯＳＦＥＴに連結されたヒュー
ズは除き、欠陥のないセルのアドレスディコーディング
出力がゲート入力へ入るＰチャンネルＭＯＳＦＥＴに連
結されたヒューズを断つ。主ヒューズ回路（２）のヒュ
ーズ（Ｆ１ ，Ｆ２ ）を断つことにより、主ヒューズ
回路（２）の出力（Ａ）は常にハイ状態になって主ヒュ
ーズ回路（２）の出力（Ａ）をゲート入力とするｎチャ
ンネルＭＯＳＦＥＴ（Ｔ１ ，Ｔ２ ）はオン状態にな
り、欠陥のあるセルのアドレスが選ばれるとディコーデ
ィング出力がローからハイになって修正回路（２）の出
力（Ｂ）はローになり、この信号は更にインバーター（
Ｇ１４）を通じて出力をハイにすることにより、欠陥が
あるセルを直すようになる。
【０００６】しかし、従来の修正回路は欠陥のないセル
を選んだとき、ディコーディング出力はハイからローに
なってヒューズが断たれないＰチャンネルＭＯＳＦＥＴ
（Ｐ１乃至Ｐｎ）のゲートへ入力されてオン状態を作る
ようになり、常に動作状態にあるｎチャンネルＭＯＳＦ
ＥＴ（Ｔ１ ，Ｔ２ ）を沿って流れる電流の通路を作
って不要な電力消耗を起こす欠点がある。
を選んだとき、ディコーディング出力はハイからローに
なってヒューズが断たれないＰチャンネルＭＯＳＦＥＴ
（Ｐ１乃至Ｐｎ）のゲートへ入力されてオン状態を作る
ようになり、常に動作状態にあるｎチャンネルＭＯＳＦ
ＥＴ（Ｔ１ ，Ｔ２ ）を沿って流れる電流の通路を作
って不要な電力消耗を起こす欠点がある。
【０００７】
【課題を解決するための手段】上記欠点を除去するため
に案出された本発明は、アドレスが遷移するときに発生
する制御信号（ＥＱＹＢ）を使用して集積回路を動作さ
せて欠陥のあるセルを修正した後、欠陥のないセルを選
んだとき、継続的に流れる不要な電流を遮断して電力の
消耗を減少させる修正回路を供するにその目的がある。
に案出された本発明は、アドレスが遷移するときに発生
する制御信号（ＥＱＹＢ）を使用して集積回路を動作さ
せて欠陥のあるセルを修正した後、欠陥のないセルを選
んだとき、継続的に流れる不要な電流を遮断して電力の
消耗を減少させる修正回路を供するにその目的がある。
【０００８】上記目的を達成するために本発明は集積回
路において、欠陥のあるセルを選んで修正する修正手段
，上記修正手段を動作させる主ヒューズ手段，上記修正
手段の出力及び制御信号を入力とするナンドゲート，上
記修正手段の出力端にドレインが連結され、上記ナンド
ゲートの出力をゲート入力とするｎチャンネルＭＯＳＦ
ＥＴ，上記主ヒューズ手段の出力をゲート入力として上
記ｎチャンネルのＭＯＳＦＥＴのソースにドレインが連
結され、ソースが接地されたｎチャンネルＭＯＳＦＥＴ
，及び上記修正回路の出力端に連結されて出力信号を出
力するインバーターで構成されることを特徴とする。
路において、欠陥のあるセルを選んで修正する修正手段
，上記修正手段を動作させる主ヒューズ手段，上記修正
手段の出力及び制御信号を入力とするナンドゲート，上
記修正手段の出力端にドレインが連結され、上記ナンド
ゲートの出力をゲート入力とするｎチャンネルＭＯＳＦ
ＥＴ，上記主ヒューズ手段の出力をゲート入力として上
記ｎチャンネルのＭＯＳＦＥＴのソースにドレインが連
結され、ソースが接地されたｎチャンネルＭＯＳＦＥＴ
，及び上記修正回路の出力端に連結されて出力信号を出
力するインバーターで構成されることを特徴とする。
【０００９】
【実施例】以下、添付した図面を参照して本発明の一実
施例を詳細に説明する。
施例を詳細に説明する。
【００１０】図２は本発明が適用された修正回路の構成
図，図３は図２の各部分の信号波形図であって、（ａ）
は欠陥のある記憶セルを選ぶ場合、（ｂ）は欠陥のない
記憶セルを選ぶ場合を夫々示し、図面において１１は修
正回路，１２は主ヒューズ回路，Ｆ１１，Ｆ１２，ＦＰ
２１乃至ＦＰ２ｎはヒューズ，Ｇ１１とＧ１３はナンド
ゲート，Ｇ１２とＧ１４はインバーター，Ｎ１１乃至Ｎ
１３，Ｐ１４，Ｐ２１乃至Ｐ２ｎ，Ｔ１１，Ｔ１２はＭ
ＯＳＦＥＴを夫々示す。
図，図３は図２の各部分の信号波形図であって、（ａ）
は欠陥のある記憶セルを選ぶ場合、（ｂ）は欠陥のない
記憶セルを選ぶ場合を夫々示し、図面において１１は修
正回路，１２は主ヒューズ回路，Ｆ１１，Ｆ１２，ＦＰ
２１乃至ＦＰ２ｎはヒューズ，Ｇ１１とＧ１３はナンド
ゲート，Ｇ１２とＧ１４はインバーター，Ｎ１１乃至Ｎ
１３，Ｐ１４，Ｐ２１乃至Ｐ２ｎ，Ｔ１１，Ｔ１２はＭ
ＯＳＦＥＴを夫々示す。
【００１１】本発明は図２に示す如く電源（Ｖｃｃ）に
ソースが連結され、アドレスディコーディング出力がゲ
ートへ入力されるＰチャンネルＭＯＳＦＥＴ（Ｐ２１乃
至Ｐ２ｎ）及び上記ＰチャンネルＭＯＳＦＥＴのドレイ
ンに一端が連結され、他端は出力端（Ｄ）に連結された
フェーズ（ＦＰ２１乃至ＦＰ２ｎ）が並列連結されて構
成され、欠陥のあるセルを選んで修正する修正回路（１
１）、ヒューズ（Ｆ１１，Ｆ１２），ＭＯＳＦＥＴ（Ｎ
１１，Ｎ１２）ナンドゲート（Ｇ１１）及びインバータ
ー（Ｇ１２）で構成されて、欠陥のあるセルのアドレス
を発見したとき、欠陥のあるセルを修正するよう上記修
正回路（１１）を作動させるための主ヒューズ回路（１
２），上記修正回路（１１）の出力及びアドレスが遷移
するときに発生する制御信号（ＥＱＹＢ）を入力とする
ナンドゲート（Ｇ１３），上記修正回路（１１）の出力
端にドレインが連結され、上記ナンドゲート（Ｇ１３）
の出力をゲート入力とするｎチャンネルＭＯＳＦＥＴ（
Ｔ１１），上記ｎチャンネルＭＯＳＦＥＴ（Ｔ１１）の
ソースにドレインが連結されてソースは接地され、上記
主ヒューズ回路（１２）の出力をゲート入力とするｎチ
ャンネルＭＯＳＦＥＴ（Ｔ１２），及び上記ｎチャンネ
ルＭＯＳＦＥＴ（Ｔ１１）のドレインに連結されて最終
出力信号（ＲＥＤＹ）を出すインバータ（Ｇ１４）で構
成されている。
ソースが連結され、アドレスディコーディング出力がゲ
ートへ入力されるＰチャンネルＭＯＳＦＥＴ（Ｐ２１乃
至Ｐ２ｎ）及び上記ＰチャンネルＭＯＳＦＥＴのドレイ
ンに一端が連結され、他端は出力端（Ｄ）に連結された
フェーズ（ＦＰ２１乃至ＦＰ２ｎ）が並列連結されて構
成され、欠陥のあるセルを選んで修正する修正回路（１
１）、ヒューズ（Ｆ１１，Ｆ１２），ＭＯＳＦＥＴ（Ｎ
１１，Ｎ１２）ナンドゲート（Ｇ１１）及びインバータ
ー（Ｇ１２）で構成されて、欠陥のあるセルのアドレス
を発見したとき、欠陥のあるセルを修正するよう上記修
正回路（１１）を作動させるための主ヒューズ回路（１
２），上記修正回路（１１）の出力及びアドレスが遷移
するときに発生する制御信号（ＥＱＹＢ）を入力とする
ナンドゲート（Ｇ１３），上記修正回路（１１）の出力
端にドレインが連結され、上記ナンドゲート（Ｇ１３）
の出力をゲート入力とするｎチャンネルＭＯＳＦＥＴ（
Ｔ１１），上記ｎチャンネルＭＯＳＦＥＴ（Ｔ１１）の
ソースにドレインが連結されてソースは接地され、上記
主ヒューズ回路（１２）の出力をゲート入力とするｎチ
ャンネルＭＯＳＦＥＴ（Ｔ１２），及び上記ｎチャンネ
ルＭＯＳＦＥＴ（Ｔ１１）のドレインに連結されて最終
出力信号（ＲＥＤＹ）を出すインバータ（Ｇ１４）で構
成されている。
【００１２】上記本発明は図３の（ａ），（ｂ）を参照
して説明すれば、次の通りである。
して説明すれば、次の通りである。
【００１３】欠陥のあるセルが生じたとき、欠陥のある
セルを修正するために主ヒューズ回路（１２）のヒュー
ズ（Ｆ１１，Ｆ１２）を断った後、アドレスディコーデ
ィング出力がゲート入力へ入って来るＰチャンネルＭＯ
ＳＦＥＴ（Ｐ２１乃至Ｐ２ｎ）中から欠陥のあるセルを
選ぶアドレスディコーディング出力が入力されるＰチャ
ンネルＭＯＳＦＥＴに連結されたヒューズを除き、欠陥
のないセルを選ぶアドレスディコーディング出力が入力
されるＰチャンネルＭＯＳＦＥＴに連結されたヒューズ
を断つ。すると、主ヒューズ（１２）の出力端（Ｃ）は
ハイ状態になって主ヒューズ回路（１２）の出力端（Ｃ
）にゲートが連結されたｎチャンネルＭＯＳＦＥＴ（Ｔ
１２）は動作状態になり、初期状態の修正回路（１１）
の出力（Ｄ）はハイ状態になる。欠陥のあるセルを選ぶ
とアドレスディコーディング出力はローからハイになり
、アドレスが変わる従ってハイからローへ、更にローか
らハイへ遷移するパルスを発生する制御信号（ＥＱＹＢ
）がナンドゲート（Ｇ１３）の一入力端に入力される。 即ち、制御信号（ＥＱＹＢ）がハイからローになれば、
ナンドゲート（Ｇ１３）の出力がハイになって、ｎチャ
ンネルＭＯＳＦＥＴ（Ｔ１１）は動作状態になり、修正
回路（１１）の出力（Ｄ）はロー状態になってナンドゲ
ート（Ｇ１３）に戻り、制御信号（ＥＱＹＢ）がハイ状
態になってもｎチャンネルＭＯＳＦＥＴ（Ｔ１１）が継
続動作状態にあるため、修正回路（１１）の出力（Ｄ）
をローに維持させて出力（ＲＥＤＹ）はハイになって欠
陥のあるセルを修正するようになる。
セルを修正するために主ヒューズ回路（１２）のヒュー
ズ（Ｆ１１，Ｆ１２）を断った後、アドレスディコーデ
ィング出力がゲート入力へ入って来るＰチャンネルＭＯ
ＳＦＥＴ（Ｐ２１乃至Ｐ２ｎ）中から欠陥のあるセルを
選ぶアドレスディコーディング出力が入力されるＰチャ
ンネルＭＯＳＦＥＴに連結されたヒューズを除き、欠陥
のないセルを選ぶアドレスディコーディング出力が入力
されるＰチャンネルＭＯＳＦＥＴに連結されたヒューズ
を断つ。すると、主ヒューズ（１２）の出力端（Ｃ）は
ハイ状態になって主ヒューズ回路（１２）の出力端（Ｃ
）にゲートが連結されたｎチャンネルＭＯＳＦＥＴ（Ｔ
１２）は動作状態になり、初期状態の修正回路（１１）
の出力（Ｄ）はハイ状態になる。欠陥のあるセルを選ぶ
とアドレスディコーディング出力はローからハイになり
、アドレスが変わる従ってハイからローへ、更にローか
らハイへ遷移するパルスを発生する制御信号（ＥＱＹＢ
）がナンドゲート（Ｇ１３）の一入力端に入力される。 即ち、制御信号（ＥＱＹＢ）がハイからローになれば、
ナンドゲート（Ｇ１３）の出力がハイになって、ｎチャ
ンネルＭＯＳＦＥＴ（Ｔ１１）は動作状態になり、修正
回路（１１）の出力（Ｄ）はロー状態になってナンドゲ
ート（Ｇ１３）に戻り、制御信号（ＥＱＹＢ）がハイ状
態になってもｎチャンネルＭＯＳＦＥＴ（Ｔ１１）が継
続動作状態にあるため、修正回路（１１）の出力（Ｄ）
をローに維持させて出力（ＲＥＤＹ）はハイになって欠
陥のあるセルを修正するようになる。
【００１４】欠陥のあるセルを修正した後、正常的なセ
ルを選ぶ場合、制御信号（ＥＱＹＢ）が発生し、修正回
路（１１）の断たれないヒューズに付いているＰチャン
ネルＭＯＳＦＥＴ（Ｐ２１乃至Ｐ２ｎ）中からセルが選
ばれないため、ローレベルのアドレスディコーディング
出力が入力されて、修正回路の出力（Ｄ）は常にハイ状
態を維持するようになる。このような修正回路（１１）
の出力（Ｄ）がナンドゲート（Ｇ１３）に入力されるこ
とにより、ナンドゲート（Ｇ１３）の出力は制御信号（
ＥＱＹＢ）によってのみ変化される。ところで、主ヒュ
ーズ回路（１２）出力はヒューズ（Ｆ１１，Ｆ１２）を
断つことにより常にハイ状態を維持してｎチャンネルＭ
ＯＳＦＥＴ（Ｔ１２）は常に動作状態にあるようになり
、ｎチャンネルＭＯＳＦＥＴ（Ｔ１１）は制御信号（Ｅ
ＱＹＢ）がロー状態であるときのみ動作するため、制御
信号（ＥＱＹＢ）がロー状態にあるときのみ直列連結さ
れたｎチャンネルＭＯＳＦＥＴ（Ｔ１１，Ｔ１２）を通
じる電流の通路が生じて電流が流れるようになる。
ルを選ぶ場合、制御信号（ＥＱＹＢ）が発生し、修正回
路（１１）の断たれないヒューズに付いているＰチャン
ネルＭＯＳＦＥＴ（Ｐ２１乃至Ｐ２ｎ）中からセルが選
ばれないため、ローレベルのアドレスディコーディング
出力が入力されて、修正回路の出力（Ｄ）は常にハイ状
態を維持するようになる。このような修正回路（１１）
の出力（Ｄ）がナンドゲート（Ｇ１３）に入力されるこ
とにより、ナンドゲート（Ｇ１３）の出力は制御信号（
ＥＱＹＢ）によってのみ変化される。ところで、主ヒュ
ーズ回路（１２）出力はヒューズ（Ｆ１１，Ｆ１２）を
断つことにより常にハイ状態を維持してｎチャンネルＭ
ＯＳＦＥＴ（Ｔ１２）は常に動作状態にあるようになり
、ｎチャンネルＭＯＳＦＥＴ（Ｔ１１）は制御信号（Ｅ
ＱＹＢ）がロー状態であるときのみ動作するため、制御
信号（ＥＱＹＢ）がロー状態にあるときのみ直列連結さ
れたｎチャンネルＭＯＳＦＥＴ（Ｔ１１，Ｔ１２）を通
じる電流の通路が生じて電流が流れるようになる。
【００１５】
【発明の効果】上記の通り構成されて動作する本発明は
、従来の修正回路と異なってアドレスが遷移する場合の
み電流が流れるため、電力消耗を減少させうるような利
点があるから、記憶素子の設計において小消費電力を必
要とする修正回路に全般的に適用されることができる。
、従来の修正回路と異なってアドレスが遷移する場合の
み電流が流れるため、電力消耗を減少させうるような利
点があるから、記憶素子の設計において小消費電力を必
要とする修正回路に全般的に適用されることができる。
【図１】従来の修正回路の構成図である。
【図２】本発明が適用された修正回路の構成図である。
【図３】第２図の各部分の信号波形図である。
１１ 修正回路
１２ 主ヒューズ回路
Ｃ，Ｄ 出力端
Ｆ１１，Ｆ１２，ＦＰ２１，ＦＰ２ｎ ヒューズＧ１
１，Ｇ１３ ナントゲート Ｇ１２，Ｇ１４ インバーター Ｎ１１〜Ｎ１３，Ｐ１４，Ｐ２１〜Ｐ２ｎ，Ｔ１１，Ｔ
１２ ＭＯＳＦＥＴ
１，Ｇ１３ ナントゲート Ｇ１２，Ｇ１４ インバーター Ｎ１１〜Ｎ１３，Ｐ１４，Ｐ２１〜Ｐ２ｎ，Ｔ１１，Ｔ
１２ ＭＯＳＦＥＴ
Claims (3)
- 【請求項１】 欠陥のあるセルを選んで修正する修正
手段（１１）と、上記修正手段（１１）を動作させる主
ヒューズ手段（１２）と、上記修正手段（１１）の出力
及び制御信号（ＥＱＹＢ）を入力とするナンドゲート（
Ｇ１３）と、上記修正手段（１１）の出力端にドレイン
が連結され、上記ナンドゲート（Ｇ１３）の出力をゲー
ト入力とするｎチャンネルＭＯＳＦＥＴ（Ｔ１１）、上
記主ヒューズ手段（１２）の出力をゲート入力とし、上
記ｎチャンネルＭＯＳＦＥＴ５（Ｔ１１）のソースにド
レインが連結され、ソースが接地されたｎチャンネルＭ
ＯＳＦＥＴ（Ｔ１２）、及び上記修正回路（１１）の出
力端に連結されて出力信号（ＲＥＤＹ）を出力するイン
バーター（Ｇ１４）で構成されることを特徴とする集積
回路の修正回路。 - 【請求項２】 上記制御信号（ＥＱＹＢ）はアドレス
信号の変化に従って遷移して、一定時間経過後再び元の
レベル状態に遷移されることを特徴とする請求項１記載
の集積回路の修正回路。 - 【請求項３】 上記修正手段（１１）は電源（Ｖｃｃ
）にソースが連結され、アドレスディコーディング出力
がゲートに入力されるＰチャンネルＭＯＳＦＥＴ（Ｐ２
１乃至Ｐ２ｎ）、及び上記ＰチャンネルＭＯＳＦＥＴ（
Ｐ２１乃至Ｐ２ｎ）のドレインに一端が連結され、他端
は出力端に連結されたヒューズ（ＦＰ２１乃至ＦＰ２ｎ
）が並列連結されて構成されることを特徴とする請求項
１記載の集積回路の修正回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900007169A KR930004179B1 (ko) | 1990-05-18 | 1990-05-18 | 집적회로의 수정(repair) 회로 |
| KR7169/1990 | 1990-05-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04228197A true JPH04228197A (ja) | 1992-08-18 |
| JP2583362B2 JP2583362B2 (ja) | 1997-02-19 |
Family
ID=19299165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112896A Expired - Lifetime JP2583362B2 (ja) | 1990-05-18 | 1991-05-17 | 集積回路の修正回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5260907A (ja) |
| JP (1) | JP2583362B2 (ja) |
| KR (1) | KR930004179B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384727A (en) * | 1993-11-08 | 1995-01-24 | Advanced Micro Devices, Inc. | Fuse trimming in plastic package devices |
| KR0172844B1 (ko) * | 1995-12-11 | 1999-03-30 | 문정환 | 반도체 메모리 소자의 리페어 회로 |
| JP2001210092A (ja) * | 2000-01-24 | 2001-08-03 | Nec Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02192092A (ja) * | 1989-01-19 | 1990-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4714839A (en) * | 1986-03-27 | 1987-12-22 | Advanced Micro Devices, Inc. | Control circuit for disabling or enabling the provision of redundancy |
| US4689494A (en) * | 1986-09-18 | 1987-08-25 | Advanced Micro Devices, Inc. | Redundancy enable/disable circuit |
| JPH01251397A (ja) * | 1988-03-30 | 1989-10-06 | Toshiba Corp | 半導体メモリ装置 |
| JPH02177087A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | リダンダンシーデコーダ |
| JPH02310898A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | メモリ回路 |
| JP2575919B2 (ja) * | 1990-03-22 | 1997-01-29 | 株式会社東芝 | 半導体記憶装置の冗長回路 |
| US5140554A (en) * | 1990-08-30 | 1992-08-18 | Texas Instruments Incorporated | Integrated circuit fuse-link tester and test method |
-
1990
- 1990-05-18 KR KR1019900007169A patent/KR930004179B1/ko not_active Expired - Lifetime
-
1991
- 1991-05-16 US US07/701,527 patent/US5260907A/en not_active Expired - Lifetime
- 1991-05-17 JP JP3112896A patent/JP2583362B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02192092A (ja) * | 1989-01-19 | 1990-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5260907A (en) | 1993-11-09 |
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