JPH02192092A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、特に冗長回路を備
えた半導体記憶装置に関するものである。

〔従来の技術〕

第９図は、冗長回路を備えた従来の半導体記憶装置の構
成を示すブロック図である。冗長回路とは、製造歩留り
を上げるための予備回路であり、スペアメモリセル、ス
ペアデコーダ等からなる。

第９図ではアドレス入力としてＡｏからＡ、の信号をも
つ６４にビットの記憶装置の例を示している。

第９図において、メモリセルアレイ１は、複数行および
複数列に配列された複数のメモリセルを含む。また、メ
モリセルアレイ１は、複数行に配列されたスペアメモリ
セルからなるスペア行２および複数列に配列されたスペ
アメモリセルからなるスペア列３を含む。メモリセルア
レイ１の複数行に対応して複数のワード線が設けられ、
複数列に対一応して複数のビット線が設けられている。

一方、ＲＡＳバッファ４は、外部から与えられるロウア
ドレスストローブ信号ＲＡＳに応答して、行アドレスバ
ッファ５．１７発生回路６．φ８発生回路７．およびセ
ンスアンプ制御回路８を活性化させる。Ｇ発生回路６お
よびφ８発生回路７は、所定のタイミングでそれぞれプ
リチャージφＰおよび駆動信号φ８を発生する。行アド
レスバッファ５は、外部から与えられるアドレス信号Ａ
。

〜Ａ７をランチし、それらの一部を行アドレス信号ＲＡ
　２〜ＲＡ７として行プリデコーダ９に与え、残りを行
アドレス信号ＲＡＧ〜ＲＡ、としてφ８サブデコーダ１
０に与える。行プリデコーダ９は、行アドレスバッファ
５から与えられる行アドレス信号ＲＡ、〜ＲＡ？をプリ
デコードし、行選択信号Ｘｉ　、　Ｘｊ　、　ｘ＋ｔを
行デコーダ群１）およびスペア行デコーダ１２に与える
。行デコーダ群１）は、６発生回路６からのプリチャー
ジ信号Ｇに応答して、行選択信号Ｘｉ　、Ｘｊ、Ｘｋに
基づいてメモリセルアレイ１の４行を選択する。φ８サ
ブデコーダ１０は、φ８発生回路７からの駆動信号φ８
に応答して、行アドレスバッファ５から与えられる行ア
ドレス信号ＲＡｏ　、　　ＲＡｌに基づいてサブデコー
ド信号φＸ１〜φＸ４をワードドライバ群１３に与える
。ワードドライバ群１３は、サブデコード信号φ□〜φ
Ｘ４に応答して、行デコーダ群１）またはスペア行デコ
ーダ１２により選択された４行のうち１行のワード線を
駆動する。その駆動されたワード線に接続されたメモリ
セル内の情報が各ビット線上に読出される。センスアン
プ制御回路８は所定のタイミングでセンスアンプ群１４
を動作させる。センスアンプ群１４は各ビット線上の情
報を増幅する。

一方、ＣＡＳバッファ１５は、外部から与えられるコラ
ムアドレスストローブ信号ＣＡＳに応答して、列アドレ
スバッファ１６およびリード・ライトバッファ１７を活
性化させる。列アドレスバッファ１６は、外部から与え
られるアドレス信号Ａｏ〜λ、をラッチし、それらを列
アドレス信号として列プリデコーダ１８に与える。列プ
リデコーダ１８は、列アドレス信号をプリデコードし、
列選択信号を列デコーダ群１９およびスペア列デコーダ
２０に与える。列デコーダ群１９は、列選択信号に基づ
いてメモリセルアレイ１の１列を選択する。このように
して、１つのワード線および１つのビット線が選択され
、それらの交点にあるメモリセルに対して情報の続出ま
たは書込が行われる。第９図には、選択された１つのワ
ード線ＷＬ１選択された１つのビット線ＢＬ、およびそ
れらの交点にあるメモリセルＭＣのみが示されている。

情報の続出および書込は、リード・ライトバッファ１７
により選択される。リード・ライトバッファ１７は、外
部から与えられるリード・ライト信号Ｒ／Ｗに応答して
、入力バッファ２１または出力バッファ２２を活性化さ
せる。入力バッファ２１が活性化されると、入力データ
ＤＩＮが上記のようにして選択されたメモリセルＭＣに
書込まれる。出力バッファ２２が活性化されると、上記
のようにして選択されたメモリセルＭＣに蓄えられてい
た情報が出力データＤ。ＬＩＴとして読出される。

なお、上記の各回路はすべて同一の半導体チップ２３上
に形成されている。

ところで、製造段階において、不良のメモリセルが生じ
ることがある。また、断線したような不良のワード線が
生じることもある。このように−部分にのみ不良が生じ
た場合に半導体チップ上に形成された半導体記憶装置全
体を不良品として取扱うのは、経済上好ましくない。そ
こで、選択された行の中に不良のメモリセルや不良のワ
ード線が含まれている場合には、スペア行デコーダ１２
によってその不良の行の代わりにスペア行２が選択され
るように予め設定される。また、選択された列の中に不
良のメモリセルや不良のビット線が含まれている場合に
は、スペア列デコーダ２０によってその不良の列の代わ
りにスペア列３が選択されるように予め設定される。こ
のようにして、製造歩留りの向上が図られている。

第１０図は、第９図に含まれる行プリデコーダ９の一部
分の構成を示す図であり、特に行選択信号Ｘｉを発生す
るための回路部分が示されている。

ここでＸ、はＸ＋　、Ｘｔ　、Ｘｓ　、Ｘａのいずれか
を意味している。

ゲート回路９１は、行アドレス信号ＲＡ　ｔを受け、そ
れと同じ信号ＲＡ　ｗとその行アドレス信号ＲＡ　２を
反転させた信号ＲＡ２とを出力する。ゲート回路９２は
、行アドレス信号ＲＡ３を受け、それと同じ信号「厄と
その行アドレス信号ＲＡ　ｓを反転させた信号ＲＡ３と
を出力する。ゲート回路９３，９４，９５．９６には、
それぞれ信号ＲＡ２．ＲＡＷのいずれか一方および信号
ＲＡ３゜πＴ〒のいずれか一方が入力される。ゲート回
路９３〜９６に入力される信号ＲＡ、またはＲＡ　ｚお
よび信号ＲＡ　３またはＲＡ、の組合わせは、互いに異
なっている。ゲート回路９３〜９６からは、それぞれ行
選択信号Ｘ１〜Ｘ４が出力される。行アドレス信号ＲＡ
　ｚおよびＲＡ　３のレベルに応じて、行選択信号Ｘ、
〜Ｘ、のうちいずれか１つが“Ｈ″レベルなり、他はす
べて”Ｌ”レベルとなる。

なお、第９図における行選択信号Ｘ、はＸＳ。

Ｘｂ　、Ｘ７　、Ｘｓのいずれかを意味し、ＸｋはＸｑ
。

Ｘｌ。、Ｘ、、、Ｘ、２のいずれかを意味している。

行選択信号Ｘ５〜Ｘｓは行アドレス信号ＲＡ　ａおよび
ＲＡ５により第１０図の場合と同様にして作成され、行
選択信号Ｘ、〜Ｘ、２は行アドレス信号ＲＡ＆およびＲ
Ａ、により第１０図の場合と同様にして作成される。

第１）図は、第９図に含まれるφ×サブデコーダ１０の
構成を示す図である。φ。発生回路１０１、φ８□発生
回路１０２．φ８１発生回路１０３゜およびφＸ４発生
回路１０４は、それぞれ行アドレス信号ＲＡ、またはそ
の反転信号「后および行アドレス信号ＲＡ、またはその
反転信号ＲＡＩを受け、駆動信号φ、に応答してサブデ
コード信号φＸＩ＋　　φＸｚ、φｘ３．φｘ４を出力
する。行アドレス信号ＲＡ　ｏ　、　ＲＡ　ｌおよび反
転信号ＲＡＧ、Ｒ罰のレベルに応じて、サブデコード信
号φＸｌ＋　　φ８□。

φ。、φＸ４のうちいずれか１つが“Ｈ”レベルとなり
、他はすべて”Ｌ″レベルなる。

第１２図は、第９図に含まれるメモリセルアレイ１およ
びその周辺部の詳細な構成を示す図である。

メモリセルアレイ１内には、４ｍ本のワード線ＷＬおよ
び複数のビット線対ＢＬ、Ｂ工が互いに交差するように
配置されている。ここでｍは正の整数である。また、こ
れらのワード線ＷＬの側方には、４本のスペアワード線
ＳＷＬが配置されている。各ワード線ＷＬとビット線Ｂ
ＬまたはＢＬとの交点にはメモリセルＭＣが設けられ、
各スペアワード線ＳＷＬとビット線ＢＬまたは■工との
交点にはスペアメモリセルＳＭＣが設けられている。４
ｍ本のワード線ＷＬおよび４本のスペアワード線ＳＷＬ
に対応して（４ｍ＋４）個のワードドライバ１３ａが設
けられている。各ワード線ＷＬおよび各スペアワード線
ＳＷＬは対応するワードドライバ１３ａに接続されてい
る。４ｍ本のワード線ＷＬおよびワードドライバ１３ａ
は、各々が４本のワード線ＷＬおよび４つのワードドラ
イバ１３ａからなるｍ組に区分される。それらのｍ組に
対応してｍ個の行デコーダＩｌａが設けられている。各
行デコーダｌｌａにより、対応する組の４つのワードド
ライバ１３ａが選択される。また、４本のスペアワード
線ＳＷＬおよび４つのワードドライバ１３ａに対応して
１つのスペア行デコーダ１２が設けられている。そのス
ペア行デコーダ１２により、対応する４つのワードドラ
イバ１３ａが選択される。

一方、複数のビット線対ＢＬ、ＢＬに対応して複数のセ
ンスアンプ１４ａおよび複数の列デコーダ１９ａが設け
られている。各ビット線対ＢＬ。

「工は対応するセンスアンプ１４ａおよび対応する列デ
コーダ１９ａに接続されている。

次に、第１２図に示される回路の動作について説明する
。

行選択信号Ｘｉ　、Ｘｊ、Ｘｋに基づいて、行デコーダ
ｌｌａのうちいずれか１つが選択される。

その選択された行デコーダｌｌａは、対応する組の４つ
のワードドライバ１３ａを駆動する。サブデコード信号
φＸ、〜φ×４に応じて、その４つのワードドライバ１
３ａのうち１つが対応するワード線ＷＬを駆動する。そ
れにより、そのワード線ＷＬに接続されたメモリセルＭ
Ｃ内の情報が各ビット線ＢＬまたはＢＬ上に読出され、
センスアンプ１４ａにより増幅される。そして、列アド
レス信号に応じて、列デコーダ１９ａのうちいずれか１
つが選択される。書込時には、その選択された列デコー
ダ１９ａに接続されるビット線対ＢＬ、Ｂ工上に情報が
書込まれる。続出時には、その選択された列デコーダ１
９ａに接続されるビット線対ＢＬ、ＢＬ上の情報が読出
される。

製造段階で不良のメモリセルまたは不良のワード線が形
成された場合には、その不良のメモリセルまたは不良の
ワード線に対応する行デコーダ１）ａが選択される代わ
りに、スペア行デコーダ１２が選択される。すなわち、
不良のメモリセルまたは不良のワード線に対応する行デ
コーダｌｌａを選択するためのアドレス信号が与えられ
ると、その行デコーダｌｌａの代わりにスペア行デコー
ダ１２が選択される。そして、サブデコード信号φに買
〜φに４に応じて、そのスペア行デコーダ１２に接続さ
れるワードドライバ１３ａのうち１つが対応するスペア
ワード線ＳＷＬを駆動する。

第１３図は、第１２図に含まれる行デコーダ１）ａおよ
びワードドライバ１３ａの具体的な回路構成を示す図で
ある。

行デコーダｌｌａは、ＮチャネルＭＯ３）ランジスタＱ
１〜Ｑ４．ＰチャネルＭＯ３）ランジスタＱ５〜Ｑ７．
およびリンク素子ＬＮＯからなる。

リンク素子ＬＮＯはポリシリコン、アルミニウム等によ
り形成されており、レーザビーム等により溶断可能にな
っている。トランジスタＱ５．Ｑ６は電源電位ｖｃｃと
ノードＮ１との間に結合されている。トランジスタＱ５
のゲートにはプリチャージ信号φ２が与えられ、トラン
ジスタＱ６のゲートはノードＮ２に接続されている。ノ
ードＮ１と接地電位との間にはリンク素子ＬＮＯおよび
トランジスタＱｌ、Ｑ２．Ｑ３が直列に接続されている
。トランジスタＱｌ、Ｑ２．Ｑ３のゲートにはそれぞれ
行選択信号Ｘｉ　、Ｘｊ、Ｘｋが与えられる。前述した
ように、Ｘ、はＸ、〜Ｘ４のいずれか１つを示し、Ｘｊ
はＸ、〜Ｘｌｌのいずれか１つを示し、ＸｋはＸ、〜Ｘ
ｌ！のいずれか１つを示す。

各行デコーダｌｌａに与えられる行選択信号Ｘｉ。

Ｘ、、Ｘｋの組合わせは他の行デコーダｌｌａとは異な
っている。トランジスタＱ７は電源電位■ｃｃとノード
Ｎ２との間に結合され、そのゲートはノードＮｌに接続
されている。トランジスタＱ４はノードＮ２と接地電位
との間に結合され、そのゲートはノードＮ１に接続され
ている。トランジスタＱ４およびトランジスタＱ７がイ
ンバータを構成している。したがって、ノードＮ２のレ
ベルはノードＮｌのレベルとは反対になる。メモリセル
やワード線の中に不良が存在する場合には、対応する行
デコーダｌｌａのリンク素子ＬＮＯがレーザビームによ
り予め溶断される。

各行デコーダｌｌａのノードＮｌ、Ｎ２は、対応する組
の４つのワードドライバ１３ａに接続されている。各ワ
ードドライバ１３ａはＮチャネルＭｏＳトランジスタＱ
８．Ｑ９．ＱＩＯからなる。

トランジスタＱ９は、サブデコード信号φ□〜φＸ４の
いずれか１つとワード線ＷＬとの間に結合され、そのゲ
ートはトランジスタＱ８を介して対応する行デコーダｌ
ｌａのノードＮ２に接続されている。トランジスタＱＩ
Ｏは、ワード線ＷＬと接地電位との間に結合され、その
ゲートは対応する行デコーダｌｌａのノードＮ１に接続
されている。

トランジスタＱ８のゲートは電源電位ＶＣＣに結合され
ている。各組内の各ワードドライバ１３ａはそれぞれ異
なるサブデコード信号φ８３．φ８□、φＸ３＋　また
はφ、！４に結合されている。

次に、行デコーダｌｌａおよびワードドライバ１３ａの
動作について説明する。プリチャージ信号φＰが“Ｌ″
レベルときには、トランジスタＱ５がオン状態になって
おり、ノードＮ１の電位は”Ｈ″レベルＶｃｃレベル）
となっている。このため、ワードドライバ１３ａのトラ
ンジスタＱ１０がオン状態となっており、ワード線ＷＬ
の電位は“Ｌ”レベル（接地レベル）となっている。

プリチャージ信号五が“Ｈ”レベルに立上がると、トラ
ンジスタＱ５がオフする。トランジスタＱｌ、Ｑ２．Ｑ
３のゲートに与えられる行選択信号Ｘｉ　、Ｘｊ、Ｘｋ
がすべて′Ｈ″レベルになると、トランジスタＱ１．Ｑ
２．Ｑ３がすべてオンし、ノードＮ１の電位は“Ｌ”レ
ベル、ノードＮ２の電位は”Ｈ”レベルとなる。これに
より、ワードドライバ１３ａのトランジスタＱＩＯはオ
フする。そして、サブデコード信号φＸ１〜φ×４のい
ずれか１つが“Ｈ”レベルに立上がると、それに対応す
るワード線ＷＬの電位が“Ｈ”レベルに立上がる。しか
し、リンク素子ＬＮＯが溶断されていると、ノードＮ１
の電位は”Ｈ”レベルのまま保たれ、その結果ワード線
ＷＬの電位は“Ｌ”レベルのまま保たれる。したがって
、リンク素子ＬＮＯが予め溶断されていると、その行デ
コーダ１）ａに対応する４つのワード線ＷＬは選択され
ないことになる。

第１４図は、第１２図に含まれるスペア行デコーダ１２
の具体的な回路構成を示す図である。

このスペアデコーダ１２は、ＮチャネルＭＯＳトランジ
スタＱｌｌ〜Ｑ２５．ＰチャネルＭＯＳトランジスタＱ
２６〜Ｑ３０．リンク素子ＬＮＩ〜ＬＮ１２からなる。

トランジスタＱ２９．Ｑ３０は、電源電位ＶＣＣとノー
ドＮ３との間に並列に結合されている。トランジスタＱ
ｌｌ〜Ｑ２２は、それぞれリンク素子ＬＮＩ〜ＬＮ１２
を介してノードＮ３と接地電位との間に結合されている
。トランジスタＱｌｌ〜Ｑ２２のゲートは、それぞれ行
選択信号Ｘ　＋　”　Ｘ　、ｔに結合されている。トラ
ンジスタＱ２３．Ｑ２４はノードＮ１と接地電位との間
に直列に結合されている。トランジスタＱ２６、Ｑ２７
は、電源電位ＶＣｃとノードＮ１との間に並列に結合さ
れている。トランジスタＱ２３゜Ｑ２４はノードＮ１と
接地電位との間に直列に接続されている。トランジスタ
Ｑ２６．Ｑ２３．Ｑ２９のゲートにはプリチャージ信号
φ２が与えられる。また、トランジスタＱ２７．Ｑ２４
のゲートはノードＮ３に接続されている。トランジスタ
Ｑ２８は電源電位ＶＣＣとノードＮ２との間に結合され
、トランジスタＱ２５はノードＮ２と接地電位との間に
結合されている。トランジスタＱ２８゜Ｑ２５．Ｑ３０
のゲートはノードＮ１に接続されている。トランジスタ
Ｑ２３．Ｑ２４．Ｑ２６゜Ｑ２７が２人力ＮＡＮＤゲー
トを構成し、トランジスタＱ２５．Ｑ２８がインバータ
を構成している。

成る行デコーダｌｌａの代わりにスペア行デコーダ１２
が選択されるようにするには、リンク素子ＬＮＩ〜ＬＮ
１２のうちその行デコーダｌｌａに対応するリンク素子
を予め溶断してお（。例えば第１４図に示される行デコ
ーダｌｌａの代わりにスペア行デコーダ１２が選択され
るものとする。

図示される行デコーダｌｌａは、リンク素子ＬＮＯが切
断されていないならば、行選択信号ＸＩ＋ＸＳ、Ｘｑが
すべて”Ｈ″レベルなったときに選択される。したがっ
て、行デコーダｌｌａのリンク素子ＬＮＯおよびスペア
行デコーダ１２のリンク素子ＬＮＩ、ＬＮ５．ＬＮ９を
予め溶断しておく。

プリチャージ信号φ、が“Ｌ”レベルのときには、トラ
ンジスタＱ２６がオン状態、トランジスタＱ２３がオフ
状態となっており、ノードＮ１は“Ｈ″レベルプリチャ
ージされている。このため、ノードＮ２は”Ｌ”レベル
となっている。また、このときトランジスタＱ２９がオ
ン状態となっているので、ノードＮ３は“Ｈ”レベルに
プリチャージされており、トランジスタＱ２７はオフ状
態、トランジスタＱ２４はオン状態となっている。プリ
チャージ信号Ｉが“Ｈ”レベルに立上がると、トランジ
スタＱ２６がオフしかつトランジスタＱ２３がオンする
。これにより、ノードＮ１の電位はＬ”レベルとなり、
ノードＮ２の電位はＨ”レベルとなる。またこのとき、
トランジスタＱ２９はオフし、トランジスタＱ３０はオ
ンする。ここで、行選択信号Ｘ＋　、Ｘｓ　、Ｘｑがす
べてＨ”レベルになると、トランジスタＱ１）、Ｑ１５
．Ｑ１９がオンする。しかし、これらのトランジスタＱ
ｌｌ、Ｑ１５．Ｑ１９に接続されるリンク素子ＬＮ１．
ＬＮ５．ＬＮ９は切断されているので、ノードＮ３の電
位は“Ｈ”レベルのまま変化しない。したがって、ノー
ドＮ１の電位はＬ”レベル、ノードＮ２の電位は”Ｈ″
レベル保たれる。この状態は、スペア行デコーダ１２が
選択状態であることを意味する。

しかし、Ｘｔ　、Ｘｓ　、Ｘｑ以外の少なくとも１つの
行選択信号が”Ｈ″レベルなると、Ｑｌｌ。

Ｑ１５．Ｑ１９以外の少なくとも１つのトランジスタが
オンし、ノードＮ３の電位は“Ｌ”レベルになる。これ
により、トランジスタＱ２７がオンしかつトランジスタ
Ｑ２４がオフし、その結果ノードＮ１は“Ｈ”レベル、
ノードＮ２は“Ｌ″レベルなる。この状態は、スペア行
デコーダ１２が非選択状態であることを意味する。この
ようにして、リンク素子ＬＮＩ、ＬＮ５．ＬＮ９が切断
されている場合、行選択信号Ｘ＋　、Ｘｓ　、Ｘｑが“
Ｈ”レベルとなったときに、行デコーダｌｌａの代わり
にスペア行デコーダ１２が選択される。

次に、第９図〜第１４図に示される半導体記憶装置の動
作を第１５図のタイミングチャートを参照しながら説明
する。

プリチャージ信号φ２が“Ｌ”レベルのときのスタンド
バイ期間には、すべての行デコーダ１）ａおよびスペア
行デコーダ１２のノードＮ１の電位は“Ｈ”レベル、ノ
ードＮ２の電位はＬ”レベルになっている。このため、
すべてのワード線ＷＬおよびすべてのスペアワード線Ｓ
ＷＬの電位は”Ｌ″レベルなっている。

まず、正常なメモリセルＭＣおよび正常な４つのワード
線ＷＬに対応する行デコーダ１）ａ　（以下、正常デコ
ーダという）が選択される場合について説明する。プリ
チャージ信号φ１が“Ｈ”レベルに立上がった後、その
選択された行デコーダ１）ａに与えられる信号Ｘ！、Ｘ
ｊ、Ｘｋはすべて“Ｈ”レベルとなる。これにより、ノ
ードＮ１の電位が”Ｌ”レベルに立下がり、ノードＮ２
の電位が“Ｈ”レベルに立上がる。これにより、対応す
る４つのワードドライバ１３ａが選択される。

そして、サブデコード信号φ８、〜φＸ４のうち１つが
″Ｈ″レベルに立上がると、ワードドライバ１３ａによ
り対応するワード線ＷＬの電位が“Ｈ”レベルに立上げ
られる。このとき、スペアワード線ＳＷＬの電位は″Ｌ
″レベルのまま変化しない。

次に、不良のメモリセルＭＣまたは不良のワード線ＷＬ
に対応する行デコーダ１）ａ　（以下、不良デコーダと
いう）が選択される場合について説明する。プリチャー
ジ石が“Ｈ”レベルに立上がった後、その選択された不
良デコーダｌｌａに与えられる行選択信号Ｘ＆、ＸＪ、
Ｘｋはすべて“Ｈ″レベルなる。しかし、その不良デコ
ーダ１）ａのリンク素子ＬＮＯは予め溶断されているの
で、ノードＮ１の電位は“Ｈ”レベル、ノードＮ２の電
位は“Ｌ”レベルのまま変化しない。したがって、この
不良デコーダｌｌａに対応する４つのワードドライバ１
３ａが選択されず、サブデコード信号φ８．〜φＸ４の
いずれかが“Ｈ″レベル立上がっても対応するワード線
ＷＬの電位は″Ｌ″レベルのまま変化しない。このとき
、不良デコーダ１ｌａＯ代わりにスペア行デコーダ１２
が選択され、その結果スペアワード線ＳＷＬのうち１つ
が“Ｈ″レベル立上がる。

上記の場合、アドレス信号により選択されない行デコー
ダ１）ａ　（非選択デコーダ）においては与えられる行
選択信号Ｘｉ　、Ｘｊ、Ｘｋのうち少なくとも１つがＬ
”レベルとなるので、ノードＮ１の電位は“Ｈ”レベル
、ノードＮ２の電位は“Ｌ”レベルのまま変化しない。

したがって、対応するワード線ＷＬの電位は“Ｌ”レベ
ルに保たれる。

以上のようにして、製造段階で不良のメモリセルが生じ
たり不良のワード線が生じても、不良デコーダをスペア
デコーダで置換することによって正常な半導体記憶装置
として使用することができる。

〔発明が解決しようとする課題〕

上記の半導体記憶装置においては、メモリセルの不良（
ビット不良）、ワード線の断線、同一行デコーダ内にお
けるワード線の短絡等の不良が生じた場合には、対応す
る行デコーダをスペア行デコーダで置換することにより
それらの不良を救済することができる。例えば第１６図
に示すように、行デコーダ１ｌａ−ｊに対応するワード
線ＷＬの断線（ｄｉで示す）や行デコーダ１ｌａ−ｊに
対応するワード線ＷＬ間の短絡（ｄ２で示す）は救済可
能となる。しかしながら、異なる行デコーダにおけるワ
ード線間の短絡等の不良が生じた場合には、１つのスペ
ア行デコーダによる置換を行っても不良が残るという問
題があった。例えば、行デコーダ１ｌａ−ｊに属するワ
ード線と行デコーダ１ｌａ−ｋに属するワード線との間
の短絡（ｄ３で示す）は２つのスペア行デコーダを用意
しない限り救済不可能であった。このような問題は、メ
モリ素子の大容量化が進み素子が一層微細化されると益
々顕著になるものと思われる。

この発明は上記のような問題点を解消するためになされ
たもので、スペアメモリセルの数を増加させることなく
、製造段階で生じる種々の不良、特に異なるデコーダに
またがる選択線間の短絡を救済することが可能な半導体
記憶装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体記憶装置は、冗長回路を備えた半
導体記憶装置であって、複数のワード線。

複数のスペアワード線、各々が複数のワード線のいずれ
かに接続される複数のメモリセルを備えており、１組の
行デコーダにワード線が４本以上接続する４ウ工イ以上
のデコード方式のものにおいて、スペア選択手段として
、１組のスペア行デコーダに２本のスペアワード線を接
続させ、ワード線を２本草位で置換できるスペア行デコ
ーダを少なくとも２組設けるようにしたものである。

〔作用〕

この発明においては、複数個のスペア行デコーダを設け
ることにより、２つの行デコーダにまたがる不良を救済
することができる。

〔実施例〕

以下、この発明の一実施例を図を用いて説明する。

第１図は、この発明の一実施例によるスペア行デコーダ
を２組備えた半導体記憶装置の構成を示すブロック図で
ある。

第１図の半導体記憶装置が第９図の半導体記憶装置と相
違するのは、スペア行デコーダ４２に接続するスペアワ
ード線が第９図の半導体記憶装置では４ウ工イデコード
方式の行デコーダと同数の４本であるのに比較して２本
になっている点、スペア行デコーダ４２の数が２個（以
下４２ａと４２ｂで区別する）となっている点、φＫＧ
＋　　φ□サブデコーダ４３、およびスペアワード線選
択時にサブデコード信号φＸＩ〜φＸ４を不活性化し、
スペア行デコーダ４２を活性化する信号５ＲＥＡまたは
Ｓ　ＲＥ　ｎを発生させるスペア行デコーダ選択信号発
生回路４４が新たに設けられている点、φ、サブデコー
ダ回路４５が異なっている点である。

また第１図では、サブデコード信号φＸ１〜φＸ４の発
生が信号φ８を信号ＲＡ、でデコードして信号φＸＧ＋
　　φＸＫを発生し、さらに信号ＲＡ、でデコードして
φ。よりφＸ２＋　　φＸ４を、φ□よりφＸＩ＋　　
φ■を発生するように構成されている点が異なっている
。

正常デコーダが選択される場合については第９図に示す
半導体記憶装置と同様のため省略し、不良デコーダが選
択される場合の動作について説明する。

選択ワード線に不良があった場合、該ワード線を選択す
る信号が出ると、スペア行デコーダ選択信号発生回路４
４の中のリンクがスペア行デコーダ選択信号５ＲＥＡ、
５ＲＥＢを“Ｌ”にする動作を行うように設定奄れてお
り、信号５ＲＥＡ。

Ｓ　ＲＥ　ｍが“Ｌ”になることにより行デコーダ選択
信号φＸ１〜φｘ４を不活性化するため行デコーダ群１
）の中の行デコーダはすべて非選択状態となり、代わり
に信号Ｓ　ＲＥ　ａまたは５ＲＥＩが“Ｌ”になること
によってスペア行デコーダ４２が活性化される。この時
、φ８゜、φ□発生回路４３により発生された信号φＫ
ＧもしくはφＸＫが入力されることにより、スペアワー
ド線のいずれかが選択され活性化する。

次に個々の回路について説明する。

第２図は、第１図に含まれるメモリセルアレイ１および
その周辺部の詳細な構成を示すブロック図である。

行デコーダ１）ａ、ワードドライバ１３ａ、メモリセル
アレイ１およびセンスアンプ１４ａ９列デコーダ１９ａ
に関しては、第１２図に示す従来例と同様である。第２
図が第１２図と相違するのは１．スペア行デコーダ４２
ａ、４２ｂの構成が相違する点、１組のスペア行デコー
ダに接続するスペアワード線が２本であるために、第１
２図に示す従来例と同じスペアワード線の数で、２個の
スペア行デコーダ４２ａ、４２ｂを搭載した点である。

このため、２個の行デコーダの間でのワード線の短絡に
よる不良の救済が可能となる。

第３図は、第２図におけるＡ−１の部分をさらに詳細に
示す図である。第３図において、ワードドライバ１３ａ
は第１３図に示すワードドライバ１３ａと同様にトラン
ジスタＱ８．Ｑ９．ＱＩＯからなる。行デコーダｌｌｂ
は、第１３図に示す行デコーダｌｌａからリンクＬＮＯ
を除去したものである。スペア行デコーダ４２ａは、ス
ペア行デコーダ選択信号５ＲＥＡが入力する回路であり
、スペア行デコーダ４２ｂについてもスペア行デコーダ
選択信号Ｓ　ＲＥ　ｖが入力する点が異なるだけで、回
路構成はスペア行デコーダ４２ａと同様である。

第３図において、信号５ＲＥＡ、５ＲＥｌｌは通常“Ｈ
”の状態にあり、スペア行デコーダ４２ａ。

４２ｂは不活性状態にある。不良のワード線が存在する
場合、該ワード線を選択する信号が出ると、信号φｘ＋
〜φ×４が不活性状態となり、すべてのワード線が非選
択状態となる。一方、信号５ＲＥＡ。

５ＲＥＩＩのどちらかが”Ｌ”となることにより、スペ
ア行デコーダ４２ａ、４２ｂのどちらか一方が活性状態
となる。例えば、信号５ＲＥＡが“Ｌ”になったとする
と、スペア行デコーダ４２ａが活性状態となりノードＮ
４が“Ｈ”、ノードＮ５が“Ｌ”となる。またこの時、
必ず反転状態にあるスペアワード線選択信号φＸＧ＋　
　φ□のいずれか一方が“Ｈ”になっていることにより
、スペアワード線５ＷＬ１．５ＷＬ２のどちらか一方が
不良ワード線に代わり選択状態になる。

信号茗１］５についても信号５ＲＥａと同様である。こ
の場合は、スペアワード線５ＷＬ３か５ＷＬ４のいずれ
か一方が選択される。

第４図はφＫＧ＋　　φ□サブデコーダ回路４３を示す
。図中、Ｑ４０．Ｑ４２はＰチャネルトランシフ スタ、Ｑ４１，Ｑ４３，Ｑ４４．Ｑ４５．Ｑ４６はＮチ
ャネルトランジスタを表す。行アドレスバッファで発生
した信号ＲＡ．が入力されると、ノードＮ６が”Ｌ″．
ノードＮ７が”Ｈ”となる。

そしてＮチャネルトランジスタＱ４６は非導通状態とな
る。ＮチャネルトランジスタＱ４４のゲートにはＶＣＣ
の電源電圧がかかっているため、ノードＮ８の電位はＶ
（（　　Ｖ（ｙとなる。ここでＶいとは、Ｎチャネルト
ランジスタのしきい値電圧を表す。この状態にＶＣＣ以
上にブーストされた信号φつが入力すると、容量結合に
よりノードＮ８の電位が上昇することにより、ブースト
されたスペアワード線選択信号φＸ６が出力される。信
号φ□についても同様に、信号ＲＡτの反転信号ＲＡ０
が入力後、信号φ８が入力されることにより信号φ■が
出力される。

第５図は、第１図のスペア行デコーダ選択信号発生回路
４４の構成について示しである。図中、Ｑ４７．Ｑ４Ｂ
，Ｑ５１，Ｑ５２，Ｑ５５，Ｑ５７、Ｑ５Ｂ，Ｑ５９は
Ｐチャネルトランジスタ、Ｑ４９，　　Ｑ５０，　　Ｑ
５３，　　Ｑ５４．　　Ｑ５６，　　Ｑ６０〜Ｑ７３は
Ｎチャネルトランジスタを、ＬＮ２Ｑ−ＬＮ３３はリン
ク素子を表す。また、φ，はプリチャージ信号φ２の反
転信号である。

第５図において、通常はリンクＬＮ２０〜ＬＮ３３が接
続されているため、アドレス信号ＲＡ。

〜ＲＡＴのいずれかが入力することにより、Ｎチャネル
トランジスタＱ６０−Ｑ７３のいずれかが導通状態にな
るため、ノードＮ９の電位は“Ｌ”となり、スペア行デ
コーダ選択信号ＳＲＥＡは”Ｈ”となっている。

不良ワード線が存在する場合、該不良ワード線を選択す
るアドレス信号が入力するトランジスタに対応するリン
クをレーザビームにより予め溶断しておくと、該不良ワ
ード線を選択するアドレス信号がトランジスタＱ６０〜
Ｑ７３に入力してもノードＮ９の電位は下がらず“Ｈ″
となることにより、スペア行デコーダ選択信号ＳＲＥＡ
は“Ｌ”となる。

第５図はスペア行デコーダ選択信号ＳＲＥＡについて説
明しているが、スペア行デコーダ選択信号Ｓ　ＲＥ　ｍ
についても同様の回路構成である。

第６図は、第１図の半導体記憶装置に含まれるφ８サブ
デコーダ４５を示す回路図である。

図中、Ｑ７４．Ｑ７５．Ｑ７Ｂ、Ｑ７９．Ｑ８５はＰチ
ャネルトランジスタ、Ｑ７６、Ｑ７？。

Ｑ８０．Ｑ８１．Ｑ８２．Ｑ８３．Ｑ８４．Ｑ８６、Ｑ
８７．Ｑ８８．Ｑ８９はＮチャネルトランジスタを表す
。

通常、スペア行デコーダ選択信号５ＲＥＡ、ＳＲＥ、と
もに“Ｈ”のためノードＮ１０は“Ｌ”となっており、
アドレス信号ＲＡ　＋が入力することによりノードＮｉ
ｌは“Ｈ″、ノードＮ１２は”Ｌ″になるためトランジ
スタＱ８３．Ｑ８８は導通状態、トランジスタＱ８４．
Ｑ８９は非導通状態となり、信号φＸ６が“Ｈ”であれ
ば行デコーダ選択信号φ８□が“Ｈ”となり、信号φ□
が“Ｈ”であれば行デコーダ選択信号φつ、が“Ｈ”と
なる。

行デコーダ選択信号φＸ３＋　　φＸ４についても同様
である。

ワード線不良が存在する場合、スペア行デコーダ選択信
号Ｓ　ＲＥＡ　、Ｓ　ＲＥＢのどちらか一方が“Ｌ″に
なるため、ノードＮＩＯの電位は″Ｈ″ノードＮｉｌは
“Ｌ″、ノードＮ１２は“Ｈ”となり、すべての行デコ
ーダ選択信号φ×、〜φｘ４が“Ｌ”となる。

ワード線不良が１個の行デコーダ内で起こった場合、例
えばメモリセルアレイとその周辺部の一部を示す第７図
中、ｄ５．ｄ５で表されるようなワード線の短絡による
不良ならば、スペア行デコーダとスペアワード線を示す
第８図においてスペア行デコーダ４２ａ、４２ｂのうち
のどちらか１個だけを設定することにより、救済が可能
である。

また、第７図中、ｄ７に表されるワード線ＷＬ２とＷＬ
３の短絡不良ならば、第８図中のスペア行デコーダ４２
ａ、４２ｂの両方を設定することにより、救済が可能で
ある。

ワード線不良が隣合う２個の行デコーダ間で起こった場
合の不良救済について以下に示す。

例えば、第７図中、ｄ４に表されるようなワード線ＷＬ
４とＷＬ５の短絡不良ならば、スペア行デコーダ４２ａ
により行デコーダ１ｌｂ−ｊに接続するワード線ＷＬ４
を、スペア行デコーダ４２ｂにより行デコーダ１　ｌ　
ｂ−ｋに接続するワード線ＷＬ５を救済することにより
、不良救済が可能となる。

このように、本実施例では、複数のワード線ＷＬと複数
のスペアワード線ＳＷＬとを備えた半導体記憶装置にお
いて、ワード線ＷＬを選択するための基本となる信号Ａ
０〜Ａ、と、最下位のビットで前記信号がデコードされ
た２組の第１のサブデコード信号φＫＧ＋　　φＸＫと
、前記最下位ビットのすぐ上位のビットで前記第１のサ
ブデコード信号φＸＧ＋　　φ□の各々がデコードされ
た４組の第２のサブデコード信号φ□〜φＸ４とを用い
て、第２のサブデコード信号φ。〜φＸ４が４ウ工イ方
式の４本のワード線ＷＬの各々に入力され、第１のサブ
デコード信号φＸＧ＋　　φＸＫがスペアワード線ＳＷ
Ｌの使用時に単位となって置換される２本のスペアワー
ド線ＳＷＬに入力されるようなデコード方式を採るよう
にしたので、従来の半導体記憶装置と同じスペアワード
線の本数で、２個の行デコーダにまたがる不良を救済す
ることが可能となり、装置の製造歩留りが高くなる。

さらに、このような冗長構成を採ることにより、ダミー
ワード線の選択が非常に簡単になる利点がある。例えば
、ダミーリバーサル方式の場合、ダミーワード線は正常
デコーダが選択されるか、あるいはスペアデコーダが選
択されるかに関わらず、信号φＸＧによりダミーワード
線Ｄ　Ｗ　Ｌ　ｃを、信号φ□によりダミーワード線Ｄ
ＷＬＸを立下げるように構成すればよい。

なお、上記実施例では、２個のスペア行デコーダを２個
ともに行デコーダ群の片側に配置したが、１個ずつ行デ
コーダ群の両側に配置してもよい。

さらには、本発明は４ウエイのみならず、それ以上のデ
コード方式であっても適用できることは言うまでもない
。

〔発明の効果〕

以上のようにこの発明によれば、４ウ工イ以上のデコー
ド方式のものにおいて、ワード線２本１組を置換できる
スペア行デコーダを２ｍ以上備える構成にしたので、従
来と同じスペアワード線の本数で、２個の行デコーダ間
でのワード線不良を救済することが可能であり、製造歩
留りが飛躍的に向上した半導体記憶装置が得られる効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置の構
成を示すブロック図、第２図は第１図に示されるメモリ
セルアレイおよびその周辺部の詳細な構成を示す図、第
３図は第２図のＡ−１の部分のさらに詳細な構成を示す
回路図、第４図は第１図に示されるφＸＧ＋　　φにに
サブデコーダの具体的な回路図、第５図は第１図に示さ
れるスペア行デコーダ選択信号発生回路の具体的な回路
図、第６図は第１図に示されるφ８サブデコーダの具体
的な回路図、第７図、第８図はそれぞれこの発明の一実
施例による半導体記憶装置により救済され得る不良につ
いて説明するための図、第９図は従来の半導体記憶装置
の構成を示すブロック図、第１０図は第１図および第９
図に示される行プリデコーダの主要部の詳細な構成を示
す図、第１）図は第９図に示されるφ８サブデコーダの
詳細な構成を示す図、第１２図は第９図に示されるメモ
リセルアレイおよびその周辺部の詳細な構成を示す図、
第１３図は第１２図の主要部のさらに詳細な構成を示す
回路図、第１４図は第１２図に示される行デコーダおよ
びスペア行デコーダの具体的な回路図、第１５図は従来
の半導体記憶装置の行デコーダおよびスペア行デコーダ
の動作を説明するためのタイミングチャート図、第１６
図は従来の半導体記憶装置により救済され得る不良につ
いて説明するための図である。 図において、１）は行デコーダ群、４２２．４２ｂはス
ペア行デコーダ、Ｑはトランジスタ、ＷＬはワード線、
ＭＣはメモリセル、ＳＷＬはスペアワード線、ＳＭＣは
スペアメモリセルである。 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）複数のワード線、複数のスペアワード線、各々が
   上記複数のワード線のいずれかに接続される複数のメモ
   リセル、および各々が上記複数のスペアワード線のいず
   れかに接続される複数のスペアメモリセルを備え、１組
   の行デコーダに４本以上のワード線が接続され、該４本
   以上のワード線のうちの１本が選択されるデコード方式
   の半導体記憶装置において、 上記複数のスペアワード線のうちの２本が接続され、上
   記ワード線を２本１組で置換することができるスペア行
   デコーダを、少なくとも２組備えていることを特徴とす
   る半導体記憶装置。