JPH04229488A - 仮想マルチポートｒａｍ構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体ランダムアクセ
スメモリ（ＲＡＭ）デバイスに関し、より詳細には、マ
ルチＲＡＭ機能を自動的なポートの順序付けと単一ポー
トアレイ密度及び速度と組み合わせる仮想のマルチポー
トＲＡＭ（ＶＭＰＲＡＭ）に関する。

【０００２】

【従来の技術】マルチポートＲＡＭは、リアルタイム信
号処理又は並列データ処理等の高速使用のために開発さ
れている。前者の適用において、マルチポートＲＡＭは
、大量のデータを同時に処理するために主メモリとして
使用されうる。後者の使用において、マルチポートＲＡ
Ｍは、複数のプロセッサ用に共用のキャッシュメモリと
して使用されうる。

【０００３】例えば、米国特許第４、７８３、７３２号
は、第１と第２のメモリラインを含むマルチポートメモ
リについて記載している。各信号ラインは、クロックパ
ルスの読取りメモリ部分間特定のアドレスへ同時に、か
つ、独立してアクセスできると共に、両方の信号ライン
は、クロックパルスの他の部分の間データを１アドレス
に書き込むために使用される。

【０００４】米国特許第４、７６６、５３５号は、読取
りアドレスから読み取られたデータを供給し、かつ、書
込みアドレスで受信されたデータを書き込む命令サイク
ル中にアドレスに応答するマルチポートメモリについて
記載している。メモリ装置は、読取りアドレスと書込み
アドレスに応答するメモリバンクの複数の群を有する。 これらの群は、一つの群の中のバンクの１つから読み取
られた読取りアドレスの各々にデータを供給し、かつ、
書込みアドレスの各々で受信されたデータを群内のバン
クのその他のものへ書き込む。群メモリバンクのこれら
の群を制御するポインタは、読取りと書込みアクセスを
メモリバンクへ向けて、有効なデータを得るバンクの１
つが読取りアドレスに応答して読み取られ、かつ、デー
タが各サイクル中に他のバンクに書き込まれる。

【０００５】米国特許第４、７４０、８９４号は、別々
に、或いは、並列のデータ処理計算を実行する類似の処
理素子のアレイ中に使用される処理素子について記載し
ている。処理素子は、マルチポートメモリユニットを含
み、このマルチポートメモリユニットは、それに接続さ
れる複数の機能ユニットの何れかによって処理されるべ
きデータを記憶する。マルチポートメモリユニットは、
処理されるべきデータワードと処理の結果を記憶するた
めの多数のデータ記憶スロットを含む。各機能ユニット
は、マルチポートメモリユニットから１以上のデータワ
ードをその入力として有する計算を実行する。この計算
の結果は、マルチポートメモリユニット中に戻され記憶
される。機能ユニットへ、及び、そこからのデータの転
送は、マルチポートメモリユニット上のポートの使用に
よって達成される。

【０００６】１９９０年ＶＬＳＩシンポジュームで提出
された”高集積マルチポートメモリ用のパイプライン化
されたタイムシェアリングアクセス技術（Ｐｉｐｅｌｉ
ｎｅｄ，Ｔｉｍｅ−Ｓｈａｒｉｎｇ　　Ａｃｃｅｓｓ　
　ＴｅｃｈｎｉｑｕｅｆｏｒａＨｉｇｈｌｙ　　Ｉｎｔ
ｅｇｒａｔｅｄ　　Ｍｕｌｔｉ−Ｐｏｒｔ　　Ｍｅｍｏ
ｒｙ）”と題する論文中でティー．マツムラ他は、連続
のタイムシェアリングアクセス技術を使用してマルチポ
ート機能を提供するための１つの試みについて述べてい
る。彼らの観念的モデルにおいて、４ポートメモリ機能
は、１サイクル内で２ポートメモリセルアレイを使用し
て現実化される。サイクルの第１の半分で、２ポートメ
モリセルは、アドレスＡ０　とＡ２　によって同時にア
クセスされる。データＤ０　とＤ２　は、選択された２
ポートメモリセルに書き込まれるか、又は、並列的にそ
れらから読み出される。サイクルの第２の半分では、他
の２ポートメモリセルは、アドレスＡ０　とＡ２　によ
って同時に選択され、また、データＤ１　とＤ３　は、
以前と同一の方法で書き込まれるか、或いは、読み出さ
れる。

【０００７】マツムラ他のアプローチがある効果を示す
一方、１サイクルの間にメモリに対して実行される２つ
のアクセスは、外部的に時限され、また、アクセス路は
、入力と出力ラッチに対してのみパイプライン化される
。このことは、メモリの速度を制限することになる。 加えて、使用される大きな２ポートメモリセルは、その
容量と共にメモリの速度を更に制限する低密度デバイス
である。また、マツムラ他の技術を利用するメモリを使
用する何れのシステムも、チップなしの競合を解消しな
ければならない。

【０００８】大きな高速データメモリキャッシュへのマ
ルチポートアクセスは、改良された並行マシン構成への
キーである。ヨーロッパ特許出願０１３６２１８は、独
立したパイプライン化メモリレス機能モジュールと組み
合ったマルチポートＲＡＭを含む水平計算デバイスを開
示している。このデバイスは、制御の複雑性及びデータ
レファランスの良好な局所性に対する算術計算の高い比
率を含むクラスのアルゴリズムを実行する。メモリ構造
は、複数の専用直列緩衝入力ポートと専用直列緩衝出力
ポートを有する並行入力、及び並行出力ランダムアクセ
スメモリである。緩衝ポートは、独立のパイプラインへ
一時的な記憶を行うとき、ランダムアクセスメモリのア
ドレスされた位置へ並行入力と出力を行うよう動作をす
る。

【０００９】必要とされるものは、現行の信号ポートＲ
ＡＭ構造の速度と密度へアプローチする高速度で高密度
なＲＡＭ構造において実施される効率的なマルチポート
機能である。このタイプのマルチポートＲＡＭは、多く
のタイプのコンピュータの設計において利用されうる。

【００１０】

【発明が解決しようとする課題】従って、本発明の目的
は、従来のマルチポートＲＡＭか従来の単一ポートＲＡ
Ｍにおけるマルチデータコピーのどちらとも整合できな
い速度及び密度とマルチポート機能を組み合わせるマル
チポートＲＡＭ構造を提供することである。

【００１１】本発明のもう１つの目的は、読取りと書込
み動作が実行される順序が良好に画定され、それにより
、競合を避けると共にプログラマブルに製作されうる高
速度で高密度なマルチポートＲＡＭを提供することであ
る。

【００１２】本発明に従って、１マシンサイクル間にマ
ルチで自己時限のオンチップサイクルを与えるために、
パイプライン化された構造中に入力トリガ自己リセット
マクロを利用する仮想のマルチポートＲＡＭ（ＶＭＰＲ
ＡＭ）は、提供される。ＶＭＰＲＡＭは、単一ポートＲ
ＡＭと同一のアレイ密度と速度で実施される。仮想のマ
ルチポートＲＡＭ構造は、好適実施例において、複数の
サブアレイに分割されたパイプライン化半導体メモリチ
ップとして実施される。サブアレイの各々は、他のサブ
アレイから独立してローカルセルフタイム（局所の自己
時限の）リセットとプリチャージ（予充電）機能を与え
る回路を含む。チップは、複数のアドレスラッチ、複数
のデータインラッチ及び複数のデータアウトラッチを含
み、これらのラッチの各々が、続くラッチを可能にさせ
るセットアップの次のサイクル信号を与えるために順次
相互接続される。付加的な回路は、選択されたサブアレ
イから複数のアドレスラッチと複数のデータインラッチ
の内の前記各々へリリースの次のサイクル信号を引き出
し、次の選択信号とデータをサブアレイへリリースし、
従って自動的なポートの順序付けを行う。また、記載さ
れるのは、プログラマブルであるべきポートの順序付け
を行うと共に、アレイのセルフタイムサイクリングから
引き出された内部のサイクリングの独特のＶＭＰＲＡＭ
特徴を保持する構造上の修正である。

【００１３】ＶＭＰＲＡＭは、特に、極めて長い命令ワ
ード（ＶＬＩＷ）とこの命令及び／又はデータの流れに
おいて動作する並行中央処理ユニット（ＣＰＵｓ）の使
用で高い性能を達成する最近提案された並行コンピュー
タ構造の実際の実現にとって重要である。特別なバージ
ョンの記載、即ち、この構造は、１９８８年、北オラン
ダ、第３−２１頁の編集者エム．コスナルド他の並行処
理に出版された”シーケンシャル性のソフトウェア用の
ＶＬＩＷ構造のための幾つかの設計理念（Ｓｏｍｅ　　
Ｄｅｓｉｇｎ　　Ｉｄｅａｓ　　ｆｏｒ　　ａ　　ＶＬ
ＩＷ　　Ａｒｃｈｉ−ｔｅｃｔｕｒｅ　　ｆｏｒ　　Ｓ
ｅｑｕｅｎｔｉａｌ−Ｎａｔｕｒｅｄ　　Ｓｏｆｔ−ｗ
ａｒｅ）”にケー．エブシオリューによって提供される
。本発明によるＶＭＰＲＡＭは、１サイクル中のマルチ
ＣＰＵｓから書込みと読取りとに自動的な順序ポート優
先権と単一ポートアレイ密度を付与する。この密度によ
り、極めて大量のデータキャッシュをＣＰＵｓと共に単
一モジュール中にパッケージさせうる。ＶＭＰＲＡＭポ
ート優先権の特徴は、競合を解消するための待機状態の
オーバーヘッドを減少するばかりでなく、編集中に命令
を順序付ける際により大きな自由度をもまた可能にする
。

【００１４】対称的に、従来のマルチポートＲＡＭセル
は、１モジュール中にＣＰＵと一緒に十分に大きなデー
タキャッシュをパッケージするには密度が低過ぎる。更
に、異なるポートからの同一のアドレスへの動作の優先
権は、実施するのに困難である。従来の単一ポートＲＡ
Ｍでのマルチポートのエミュレーションの代わりは、よ
り一層悪い競合の問題を有する。なぜならば、待機状態
が同一のチップに対する書込みのための同時の呼出しを
必要とするからである。また、それは、他の制御オーバ
ーヘッドと同様にデータの複数のコピーと大きなクロス
ポイントスイッチを必要とし極めて高価でもある。何れ
のアプローチも、決して、ＶＬＩＷ等の並行マシンに対
して、実際の実施のための十分な密度と速度を備えるマ
ルチポート機能を提供するものではない。

【００１５】

【実施例】次に、図面、より詳細には、図１には、本発
明による仮想マルチポートＲＡＭ（ＶＭＰＲＡＭ）１０
の高水準ブロック線図が示されいる。仮想マルチポート
ＲＡＭ機能は、基本的には、従来マルチポートＲＡＭの
それと同一であるが、組込みの競合解消を備えている。 アドレスＡ１　乃至ＡＮ　、データ入力ＤＩ１　乃至Ｄ
ＩＮ　、及び制御信号は、マシンサイクルの始めに、ポ
ート入力と同時に有効となる。マシンサイクルの終わり
で、アクセスデータは、出力ポートＤＯ１　乃至ＤＯＮ
　で有効であり、また、入力データは、ＲＡＭアレイ中
への書込みが完了される。従来のマルチポートＲＡＭと
は違って、ＶＭＰＲＡＭは、従来の単一ポートＲＡＭセ
ルのアレイを内部的に含み、１回のマシンサイクル中に
複数回サイクルされてマルチサイクルとして動作する。 内部のマルチサイクリングのためのタイミングは、アレ
イ内の自己時限された（セルフタイミングが取られた）
信号から得られる。Ｉ／Ｏポート記憶素子とアレイと間
の内部配線（アドレスとデータのバス）は、マルチポー
トによって共用され、かつ、アレイサイクリングで同期
にサイクルされる。従って、アレイと配線とアレイ支持
用の周囲回路は、高速サイクリング単一ポートＲＡＭに
等価な密度を有する。

【００１６】内部サイクルと読取りアクセスの両者は、
パイプライン化、セルフタイミング及びアレイ区分の使
用によって高速である。更なる記載で明白となる通り、
ＶＭＰＲＡＭ１０において、パイプラインの待ち時間は
、読取り動作用に存在し、書込み動作用には存在しない
。従って、読取り／書込みポートより書込み専用ポート
が多く存在しうる。ポート順序付け、及びデータバスタ
イミングがオンチップ回路から自動的に時限される（タ
イミングが取られる）ので、読取りと書込み動作間及び
異なるアドレスポート間の優先権は、良好に画定される
。

【００１７】１マシンサイクルの間に多くの内部に時限
されたチップサイクルを与えるために、本発明によるＶ
ＭＰＲＡＭは、パイプライン化構造に入力トリガされ、
セルフリセットするマクロ及び基準ＲＡＭセル（好まし
くは、相補形金属酸化膜半導体（ＣＭＯＳ）シックスデ
バイスセル）のアレイを利用する。米国特許第４、８４
５、６７７号において開示される通り、パイプライン化
構造の実例は、図２、３及び４を参照して以下に記載さ
れる。

【００１８】図２、３及び４には、局所的デコーディン
グと予充電を有する３２個の８Ｋビットサブアレイに区
分される２５６ＫビットＣＭＯＳ（相補形金属酸化膜半
導体）チップの平面概略図が示される。サブアレイは、
８列、４行に配列され、また、各サブアレイは、６４本
のビットライン対による１２８本のワードラインとして
、このサブアレイに隣接してオンボード上に配置される
４方向ビットスイッチとサブアレイの次に、オンボード
に配置される１６個の抵抗的に非連結化された自己時限
される（セルフタイミングが取られる）センス増幅器で
組織化される。その構造は、６個のデバイスからなる標
準ＣＭＯＳメモリセルを使用する。図２、３において使
用された符号は、次の要素を示す。

【００１９】

【表１】

【００２０】図２、３において示される通り、各サブア
レイは、個別の読取りビットスイッチ、書込みビットス
イッチ、ビットライン予充電回路、局所のワードライン
ドライバ及びセンス増幅器を含む。局所のワードライン
と局所の読取りと書込みビットスイッチデコーダ／ドラ
イバは、３２個のサブアレイの各々と対応付けられてい
る。Ｘアドレス増幅器とＹアドレス増幅器は、チップセ
レクトノット入力から生成されるクロック信号の制御に
基づいて、それぞれ、ワードラインとビットスイッチデ
コーダ／ドライバとブロックセレクトデコーダ／ドライ
バに連結される。データイン増幅器は、クロック信号と
書込み入力の制御に基づいて３２個のサブアレイの各々
に入力を与える。３２個のサブアレイの各々と対応付け
られたセンス増幅器は、データアウトラッチとオフチッ
プドライバを介してデータ出力ラインに接続される。

【００２１】図２、３において図示されたサブアレイ配
列は、局所のデコーディングと予充電を含み、従って、
任意に所定時間においてもチップを介して伝わることが
可能である１以上のアクセスを有するパイプライン化さ
れた方法で動作可能である。チップアクセス時間は、選
択されるべき所定のチップで始まり、選択されたチップ
情報用がチップ出力へ現れるのに要する時間である。チ
ップサイクル時間は、何時、或いは、どのような周期で
チップが選択されうるかを示す選択繰り返し比である。 図２、３のパイプライン化された構造は、アクセス時間
より小さいチップサイクル時間を可能にする。

【００２２】アクセス時間より小さいサイクル時間を達
成するためには、局所化された予充電（プリチャージ）
は、図４に図示された通り実行される。メモリチップは
、多数のブロック又はマクロから成る。アクセスの間、
データは、ブロックからブロックへ単にリップルし、各
ブロックが次の１つを作動する。図４において、実線が
データアクセスパスを表現する一方、点線は、予充電／
リセットパスを表現する。

【００２３】これらのサブアレイは、それらの内の１つ
のみが選択毎に作動されるチップのアレイと考えられる
。サブアレイは、それら自体の局所化されたワードライ
ンドライバ、ビットスイッチ、自己時限されたセンス増
幅器及び予充電回路を有し、仮想的に独立したチップで
ある。加えて、サブアレイ局所回路外部大域ブロックの
各々は、自己時限された予充電、リセット回路を有する
。換言すれば、図４に示されたクリティカルパス中の各
ブロックは、以前のブロック入力信号によって切り替え
られてアクティブ（作動）状態に切り替えられ、自己所
有の回路によってそのプリチャージ／スタンバイ状態に
復帰される。

【００２４】ブロックがその機能をした後に、次のアク
セスを予期して、極めて素早くそのブロックをプリチャ
ージできることは、この構造のキー的特徴である。もう
１つのアクセスが開始されうる最小時間は、アクティブ
時間とアクセスパス中の最も遅いブロックのプリチャー
ジ時間とを加えた時間である。本発明に適用される米国
特許第４、８４５、６７７号に記載されたパイプライン
化メモリチップ構造の他の特徴は、以下に記載される。 より詳細には、その本特許が参照されるべきである。

【００２５】上記記載のパイプライン技術を使用して、
オンチップＲＡＭのサイクル時間は、マシンサイクルよ
り幾倍も速くなる。典型的には、マシンサイクルは、Ｒ
ＡＭチップのデータへのアクセスに必要とされるよりも
多くのオンチップステージ遅延と同様に２以上のチップ
交差（クロシング）を含む。更に、ＲＡＭは、内部的に
パイプライン化されるので、チップのサイクル時間（即
ち、電位データ比）は、第１のデータをアクセスするた
めに必要とされた時間より実質的に短い。ＲＡＭ中のデ
ータパスがかなり良好に画定されるので、ＣＰＵ中の論
理回路の場合より広範囲にわたるパイプ分割が、可能で
ある。ＶＬＩＷ適用において、例えば、ＣＰＵとキャッ
シュチップの両方を実施するために同一の技術を利用し
て、スタティックＲＡＭ（ＳＲＡＭ）の内部サイクルは
、マシンサイクル時間の１／２より小さく寸法が設定さ
れている。ＶＭＰＲＡＭが従来のＳＲＡＭセルで実施さ
れるので、それは、単一ポートＲＡＭで必要とされるの
よりほんのわずか大きいチップ領域内で実現されうる。

【００２６】ＶＭＰＲＡＭのキー的特徴は、マルチ入力
／出力（Ｉ／Ｏ）ポートを提供するためにセルフタイム
化されたマルチサイクリングと組み合わされる、図２、
３及び４に図示されると共に、米国特許第４、８４５、
６７７号により詳細に記載されたパイプライン化された
ＲＡＭ構造の使用である。ＶＭＰＲＡＭ機能は、図５の
波形図によってより詳細に示される。図の頂部には、１
マシンサイクルのチップ入力が示される。これらのチッ
プ入力は、チップセレクト、データイン及びアドレス入
力を含む。図の中間部には、オンチップ信号が示される
。これらの第１は、チップサイクルを図示するアドレス
バス信号である。第２は、サブアレイセット信号であり
、また、第３は、データアウトバス信号である。図の底
部には、オフチップドライバ信号が示され、データアウ
ト信号ＤＯ１　乃至ＤＯＮ　を含む。

【００２７】図５における図示は、第１のデータをアク
セスするべき時間が、マシンサイクル時間の１／２であ
る内部チップサイクル時間の２倍であるとみなす。また
、それは、チップセレクト入力信号が立ち上がる場合に
、全ての入力が有効であり、また、チップセレクト信号
が次のマシンサイクルで境界で立ち上がる場合に、全て
のデータが有効でなければならないとみなす。この場合
、第１のデータに対するアクセスのための待ち時間は、
最後の読取りが次のマシンサイクルと重ならないとみな
すならば、７つのデータ位置に対する電位読取りとなる
。しかしながら、書込みのための全てのオーバラップが
オンチップであるので、８つの書込み動作又は１つの書
込み動作を伴う７つの読取り動作が行われる。換言すれ
ば、読取り又は書込み動作の任意の組合せが第１の７つ
のポートでなされるが、第８のポートは書込み専用であ
る。加えて、マシンが、データ伝送のためにマシンサイ
クルの終わり以前の、ある時期（Ｄ）に有効に外へデー
タを出すことを要求するならば、読取りポートの幾つか
は、失われてもよい。

【００２８】図５に、次のサイクルとオーバラップする
伝送があるとみなされるので、Ｄは０に等しい。より一
般的に、Ｋがマシン／オンチップサイクル回数の比であ
り、Ｌがオンチップアクセス／サイクル回数の比であり
、Ｄがデータ伝送のためにマシンサイクルの終わり以前
に必要とされる遅延のチップサイクルの数であるならば
、ついで読取り及び書込みの両方のために使用可能なＮ
個のポートが、存在しうる。ここで、

【００２９】

【数１】Ｎ＝Ｋ−（Ｌ−１）−Ｄ

【００３０】であり、加えて、書込みＫ−Ｎ個の専用ポ
ートが存在しうる。全ての場合、ＮとＫは、最も近い整
数に切り捨てられる。

【００３１】タイミングの記載から明白である通り、第
１のアクセスの性能低下なくして高速のサイクル時間用
のＲＡＭの内部のパイプライン化は、広いマルチポート
機能をエミュレートするのに重要である。ＲＡＭをパイ
プライン化する方法は、上述の米国特許第４、８３５、
６７７号に記載されている。それは、各マクロの入力ト
リガされた、セルフリセットするタイミングを利用する
。局所化されたプリチャージの実例は、ビー．エー．チ
ャペル他によってＩＢＭ技術開示公報、第３０巻、第７
号、１９８７年１２月の表題”自己時限された（セルフ
タイミングが取られる）パルスワードライン（Ｓｅｌｆ
−Ｔｉｍｅｄ　　ＰｕｌｓｅｄＷｏｒｄｌｉｎｅ）”と
いう出版物に記載される。この方法によれば、アレイは
、サブアレイに大きく分割され、これらのサブアレイの
各々もまた、入力トリガセルフリセットする。換言すれ
ば、サブアレイ又はその他のマクロを選択するパルスの
リーディングエッジ（先端）は、そのアクティブ状態へ
の変化にさせ、その後プリチャージがサブアレイ又はマ
クロに対して内部の信号によって初期化される。全ての
マクロ入力回路は、第１のオーダーに対して、選択パル
スのバックエッジ（後端）に反応しない。サブアレイは
最も大きな分割できないマクロであるので、アレイ外部
の他のマクロは、各々におけるサイクル時間がサブアレ
イをサイクルするのに必要とされるサイクル時間より小
さいという十分ではないステージでは、ほとんど製作さ
れる。良好に平衡化された高速ＳＲＡＭ設計において、
サブアレイのサイクル時間、即ち、チップのサイクル時
間は、全読取りアクセス時間の約１／２に等しい。

【００３２】ＶＭＰＲＡＭのキー的特徴は、米国特許第
４、８４５、６７７号に開示された単一ポートのパイプ
ライン化されたＲＡＭのサイクル時間とアクセス時間が
、マルチポート機能に必要とされた付属物によって特に
は劣化されないことである。第１のアクセス用のパスは
、次のサイクルの自動的な生成のために付加的なポート
へ入力をラッチし、かつ、セットアップするのに要求さ
れた小規模の付加的なローディングのみでは、基本的に
は変化されない。次のアクセスのリリース（解放）のた
めのタイミングは、サブアレイからアドレスラッチ回路
へ行く共通線上へタップすることによって生成される。 全てのアドレス及びデータ入力とデータ出力は、同一タ
イプのラッチ回路を有する。第１のオンチップサイクル
の間、全ての入力ラッチ回路は、適切なサイクルのため
に入力の状態を解放するようにシグナルされるまで、入
力の状態を記憶するように設定される。入力ラッチ回路
の出力は、アドレス及びデータインバスのためにドライ
バでドット化される。次のサイクルの解放のための可能
性は、隣接するラッチの現行のサイクル用にアクティブ
ドライブ状態への変化から発生する。また、データアウ
トバッファは、次の適切なチップサイクルによって書き
込まれるまで、前の読取り状態を記憶するラッチを含む
。

【００３３】本発明の好適実施例による特定のＶＭＰＲ
ＡＭ構造は、図６のブロック線図に示される。ＶＭＰＲ
ＡＭのこのバージョンは、他のマシンの適用と同様に、
上述のＶＬＩＷマシンへの特別な適用を有する。図６に
示される通り、チップセレクト（ＣＳ）信号は、オンチ
ップクロック（ＣＬＫ）１４へ接続されたＣＳ入力端子
１２に加えられる。クロック出力は、それぞれ、アドレ
ス信号及びデータ入力信号のためにクロック信号を供給
するクロックドライバ増幅器１６と１８に供給される。 アドレス信号は、ここでＡ１　乃至ＡＮ　として指定さ
れた複数のアドレス端子２２、２４、２６、及び２８に
加えられる。これらのアドレス端子２２、２４、２６、
及び２８は、それぞれ、対応するアドレスバッファ３２
、３４、３６、及び３８に接続される。同様に、データ
イン信号は、ここでＤＩ１　乃至ＤＩＮ　として指定さ
れた複数のデータイン端子４２、４４、４６、及び４８
に加えられる。これらのデータイン端子４２、４４、４
６、及び４８は、それぞれ、対応するデータインバッフ
ァ５２、５４、５６、及び５８に接続される。アドレス
バッファ３２は、アドレスバス３３のアドレスバスドラ
イバ２９に直接接続されのに、アドレスバッファ３４、
３６及び３８は、それぞれ、アドレスラッチ３５、３７
、３９を介してアドレスバスドライバ３０中にマルチ化
される。 同様に、データインバッファ５２は、データインバス５
３のデータインバスドライバ４９に直接接続されのに、
データインバッファ５４、５６及び５８は、それぞれ、
データインラッチ５５、５７、５９を介してデータイン
バスドライバ５０中にマルチ化される。

【００３４】アドレスバス３３とデータインバス５３は
、サブアレイ６０に入力を与える。より詳細には、アド
レスバス３３は、デコーダ／ドライバ６１に出力を与え
、このデコーダ／ドライバ６１は、今度は、サブアレイ
６０にセレクト信号を供給する。データインバス５３は
、サブアレイの書込み入力にデータを供給する。サブア
レイの出力は、データアウトバス６３及びそこから複数
のオフチップドライバ（ＯＣＤ）６２、６４、６６、及
び６８に供給される。一方、これらのＯＣＤ６２乃至６
８は、今度は、ここで端子ＤＯ１　からＤＯＮとしてそ
れぞれ指定された、データアウト端子７２、７４、７６
、及び７８に接続される。

【００３５】図６に示されたＶＭＰＲＡＭの好適実施例
のブロック線図において、ボックス（箱）の深さは、同
一に相互接続されるこの回路のコピーがあることを指示
することとなる。例えば、１個のクロック１４があるが
、アドレスポートＡ１　乃至ＡＮ　の各々用のアドレス
バッファ３２、３４、３６、及び３８のセットは、アド
レスバス３３のための２つのアドレス−バス−ドライバ
の内の１つに点在される各アドレスビットのためのラッ
チ３５、３７及び３９を伴う。矢印は、信号の接続を指
示し、４つのタイプの信号パスが示される。ラッチから
バスまで等の実線は、読取り又は書込み動作のためにセ
ルを選択し、かつ、記憶された状態をデータアウトポー
トへルーチンするアクセスパスである。ラッチの出力か
らラッチに戻る等の、点線は、次のアクセスまで待機の
ためにマクロを初期状態に復帰するリセットパスである
。 このリセットパスは、マクロの出力のパルス幅を制御す
る。バス３３、５３及び６３の各々の出力は、バスの各
々にリセットを行うサイクル回路８１、８２及び８３に
それぞれ供給される。ラッチからラッチへ延出する点線
等の点線は、マクロを次の解放入力に応答させうるセッ
トアップネクストサイクルである。最後に、サブアレイ
６０から延出してラッチ３５、３７及び３９に戻る２点
鎖線等の２点鎖線は、記憶されたマクロ状態の駆動を次
のマクロへトリガする解放ネクストサイクルパスである
。

【００３６】前者の２信号タイプ（即ち、アクセスとリ
セット信号）が、単一ポートのパイプライン化されたＲ
ＡＭに必要とされる一方、後者の２つ（即ち、セットア
ップネクストと解放ネクスト信号）は、マルチサイクリ
ングマルチポート機能のために必要である。オフチップ
ドライバ（ＯＣＤ）と対応付けられたラッチに先立って
、全てのオンチップ信号は、各チップサイクル毎に完全
にパルス化される。全てのマクロ入力は、４つのパスの
任意の入力信号のリーディングエッジのみに応答するよ
うに設計される。

【００３７】アクセスは、ＣＬＫマクロによるオンチッ
プ駆動のために検出され、かつ、増幅される端子１２に
加えられるＣＳ入力（チップセレクト又はシステムクロ
ック）の立ち上がりによって開始される。ついで、ＣＬ
Ｋ出力は、Ａ１ポート２２用にアドレスバッファを設定
するために使用される。全ての他のチップ入力バッファ
と同様に、アドレスバッファ３２は、入力状態を検出し
、ＣＬＫ入力のリーディングエッジに応答して真で補数
のオンチップレベルへ変換する。第１のアドレスポート
Ａ１用のバッファは、専用のアドレスバスドライバ２９
を有する。その他のバッファ出力は、第２のアドレスド
ライバ３０中へ多重化する。

【００３８】第１のアクセスをトリガすることに加えて
、（ＣＳ入力エッジから生成された）オンチップクロッ
クは、適切な駆動より全ての他のアドレス入力、データ
入力、（書込み可能等の）あらゆる他の入力ポートのバ
ッファとその後のラッチをもまたトリガするために増幅
される。加えて、更に記載される通り、このクロックパ
ルスは、適切なデータアウトバスパルスによって信号が
送られたオフチップ状態をラッチし、かつ、駆動するよ
うに第１のポート用のデータアウトドライバ回路のセッ
トアップ信号を送るため”セットアップファースト”回
路８４でバッファされる。クロックのこのバッファは、
第１のオンチップサイクルと並列に行われるので、十分
な遅延は、このクリティカル信号に加えられるロードが
極めて小さく保たれうるようにオンチップクロックの増
幅のために使用される。

【００３９】ポートＡ２　からＡＮ　までとＤＩ２　か
らＤＩＮ　までのアドレスバッファとデータインバッフ
ァの状態は、ラッチマクロ中に記憶されるが、各ラッチ
マクロの出力は、隣接するバッファからの”セットアッ
プネクスト”入力により信号が送られ、ついで共通の”
解放”入力により信号が送られるまで、非導電的である
。全てのマクロのための場合と同様に、選択された状態
へのアドレスラッチマクロ出力の変化は、その自己保持
されたタイミング回路信号を送り、十分なパルス幅のた
めに適切な組込みの遅延でマクロをリセットし、かつ、
予充電して、次のマクロをトリガする。同様に、アドレ
スバスは、予充電ドライバを有する専用の”サイクル”
回路を有し、かつ、回路を次のサイクル用に準備させ、
又は、チップが待機に復帰する場合に、予充電された状
態に保持する。もちろん、実際にマルチアドレスバスが
あり、各々は、サブアレイ、ワードライン、及びビット
ラインを選択する。ビット幅と遅延は、各バスで異なる
が、対応付けられた回路は、類似である。各々は、第１
のサイクル用のパスに対して専用のドライバとそれ自体
のサイクル回路と同様に、他のアドレスポートパス共用
のドライバとを有する。最も遅いアドレスバスパス（通
常は、ワードラインアドレスライン）のみは、”リリー
スネクストデータイン”信号を生成するようにタップさ
れる。

【００４０】２個のドライバと１個の予充電回路のみの
各アドレスバス上の点線が、単一ポートバージョン中と
ほぼ同一にバスロードを保つ一方、アクセスパス用の駆
動は、単一ポートバージョン用のものと同一である。従
って、付け加えられたマルチポート機能は、米国特許第
４、８４５、６７７号に記載された単一ポートＳＲＡＭ
又は従来のＳＲＡＭに対して目立った遅延の増加なくし
て実施されうる。

【００４１】高速アクセスとピーク電流最小化のための
多くの最新式単一ポートＲＡＭ設計において用いられる
のと同一の広範囲にわたるアレイ分割は、ＶＭＰＲＡＭ
におけるのと同一の理由から用いられる。サブアレイの
寸法は、センシングとデータアウトバス遅延間のトレー
ドオフ（平均）によって決定される。アレイのより多い
細分化により、ビットラインキャパシタンスがより小さ
くなるが、データアウトバス上のキャパシタンスはより
大きくなる。図２、３に図示された２５６Ｋ設計におい
て、３２個のサブアレイは、６４ビットライン対による
１２８行で成り、各サブアレイにおいて１６のセンス増
幅器を有する。３２個の、１６ビットサブアレイ出力は
、出力回路中へ供給されるデータアウトバス上に点在さ
れる。このサブアレイ分割は、２倍のサイクル時間にほ
ぼ等しいアクセス時間をつくる遅延平衡となる。従来の
ＳＲＡＭと同一の理由から、ＣＭＯＳシックス（６−）
デバイス記憶セルは、読取りと書込み速度と安定性の最
も良い組合せのためのＶＭＰＲＡＭ用に好適である。従
って、ＶＭＰＲＡＭ用のサブアレイ設計は、単一ポート
ＳＲＡＭ用のそれとほぼ同一であり、かつ、類似の遅延
と密度特性を有する。

【００４２】以前に述べられた通り、サブアレイタイミ
ングは、全て自己保持され、また、このタイミングチェ
ーンは、”リリースネクストアドレス”信号を発生する
ためにタップされる。図７の波形は、サブアレイの自己
時限されたサイクルとサブアレイを一緒に配線するバス
を図示する。ＣＬＫＩは、入力記憶装置の設定をトリガ
する信号であり、入力ポートデータ及びアドレスとデー
タインバス上の第１のポート情報の駆動をラッチする。 ＣＬＫＩ信号は、１度各マシンサイクルをパルスする。 アドレスバスは、ワード、ビット及びサブアレイのセレ
クト大域（グローバル）デコーダへ第１のポート用の入
力アドレス状態の真と補数を伝送する。その代わりとし
て、アドレスは、デコーダに対して駆動される以前に、
部分的に予めデコードされてもよい。最高速のためには
、アドレスバスは、高く予充電され、かつ、選択的に放
電されることが好ましい。自己時限された（セルフタイ
ミングが取られた）パルス幅は、各アドレスライン用の
専用の予充電ブロックによって与えられる（参照図６）
。放電され選択されたラインへの高い全てのラインから
のアドレスバスの移行は、大域のデコーダをトリガする
。この大域のデコーダは、更にデコードを行い、かつ、
ワードライン、ビットスイッチ及びサブアレイのセレク
ト信号をサブアレイの全て又は幾つかに駆動する。 また、これらのデコーダブロックは、（例えば、図７に
示された通り、低い）合理的なバウンド中で、アドレス
バスのパルス幅に非感知であるパルス幅を有する非選択
された状態に対して大域のセレクトラインをリセットす
る専用の予充電回路を有する。

【００４３】（図６の）各サブアレイ中に含まれる局所
のセレクト回路の入力での適切な大域のセレクト信号の
変化は、セル状態の読取り、書込み及び感知となる局所
のセレクトラインの駆動をトリガする。例えば、選択さ
れたビットライン予充電は、オフされ、選択されたビッ
トスイッチがオンされ、選択されたワードラインが高く
駆動され、また、選択されたセルは、取り付けられたビ
ットラインの放電を始める。ビットライン状態を増幅し
、かつ、ラッチするべき適切なセンス増幅器の設定は、
これらの選択信号、又は、整合された”ダミー信号”か
らタイミングが取らされる。センス増幅器の設定は、以
前に選択されたサブアレイ用の局所のセレクトパルスの
終わりとビットライン予充電の始まりをトリガする。大
域のセレクトデコーダと類似して、局所のセレクト回路
は、合理的なバウンド中で再び、アドレスバスのパルス
幅に非感知である自己時限されたパルス幅を有するよう
設計される。一方、選択されたセンス増幅器状態は、デ
ータアウトドライバに近いデータアウトラッチへ全て又
は幾つかのサブアレイを接続するデータアウトバス上に
駆動される。アドレスバスと同様に、データアウトバス
ラインは、バスパルス幅を決定する専用の予充電回路を
有する。

【００４４】センス増幅器設定をトリガするために使用
される同一のタイミングもまた、マルチポート用のアド
レスとデータイン状態を記憶するブロックにフィードバ
ックされる”リリースネクスト”信号バスを駆動するよ
う増幅される。”リリースネクスト”信号の変化は、選
択された状態へのアドレスとデータインバスの駆動とな
り、それによって、新しい内部のＶＭＰＲＡＭサイクル
を始める。アドレスとデータバスに同様に、この信号は
、多く又は全てのサブアレイに対して共通であり、かつ
、自己時限されたパルス幅用の専用の予充電回路を有す
る。ロードを制御するために、”リリースネクスト”信
号は、データイン回路へ駆動する増幅器によってバッフ
ァされうる。この増幅のために加えられる遅延は、局所
のアレイ選択とデータインバスパルス間の適切な同期の
ために特別な使用に調整されうる。

【００４５】データアウト周囲システムのサイクルタイ
ミングは、データアウトバスのパルスが”リリースネク
スト”タイミングを直接与えることを除いて、アドレス
とデータイン回路用に記載されたタイミングに類似する
。換言すれば、データアウトバス変化は、対応する状態
へスイッチするために以前の”セットアップ”ラッチを
トリガし、この対応する状態は、ついで、オフチップド
ライブ用に好適なように増幅される。（ＶＭＰＲＡＭは
、個別のチップとして記載されるが、それもまた、しば
しば標準ＲＡＭ機能で行われるのと同一の方法で論理を
有するチップ上に集積されたマクロであってもよい。）
第１のポート用のデータアウト回路は、バッファされた
オンチップクロック信号によってトリガされた”セット
アップファースト”論理によって可能にされる。 第１のポート回路が変化する場合、それは、次のラッチ
回路がその後のデータアウトバスパルスに応答できるよ
うにセットアップ信号を出力する。ラッチアフターセッ
トアップとジェネレートネクストセットアップ用の同一
の手順は、ＤＯ２　乃至ＤＯＮ　のラッチ間のために続
く。 最大のデータウィンドウのために、ラッチは、次のデー
タによって置き換えられるまで、以前のデータの状態を
保持する。その代わり、より小さなウィンドウでのより
速い動作のために、遅延されたＣＬＫ信号は、ＯＣＤラ
ッチを全てリセットするために使用されてもよく、第１
のデータがデータアウトバス上に現れる前に、即座にチ
ップセレクトに続く。いずれの場合も、このデータウィ
ンドウ／遅延トレードオフは、単一ポートＲＡＭの場合
のためよりもＶＭＰＲＡＭ用に悪いわけではない。

【００４６】アドレスパスとデータオウトパスの通り、
データインパスは、以前の１つによってセットアップさ
れ、かつ、リリースされたその後のサイクルを有する第
１のオンチップサイクル用の単一ポートＲＡＭ用と同一
である。アドレスパスの通り、データイン状態は、ラッ
チ中に記憶され、かつ、データインバスドライバ入力で
点線が引かれる。データインパスは、各ポート用の書込
み可能入力によって可能にされる場合のみに、駆動され
る。単一ポートの場合にある通り、サブアレイ動作は、
読取り、或いは、書込み動作のいずれかのために同一で
ある。真と補数のデータインバスの１脚の放電のみは、
読取りから書込みを区別する。アドレスリリースとデー
タインリリースとの同期が要求される。しかしながら、
次のデータインのリリースは、リリースネクストアドレ
スラインをロードすることなく、アドレスラインバス状
態の変化からトリガされうる。アドレスとデータアウト
バスの通り、データインバスは、パルス幅を決定する専
用のサイクル回路を有する。

【００４７】入力又は出力状態を記憶するのに使用され
るラッチは、相互結合されたトランジスタ又は予充電さ
れたコンデンサ等の、あらゆる標準記憶装置で実施され
る。なぜならば、記憶が限定された期間のみに要求され
るからである。いずれの場合も、記憶装置は、パワーオ
ンでノンセットアップ状態を確実にするべき初期化装置
を備えることを必要とする。図６の好適実施例のために
特定にされた回路は、スタティックロードの初期化を備
えるフリップ−フロップラッチから成る。加えて、回路
は、アドレスバッファが高速サイクル時間用のラッチ回
路に独立してサイクルするように、２位相ラッチを含む
が、このことは、他の使用には要求されない。

【００４８】従って、図１によって指示されるより一般
的な機能は、図６と７により詳細に図示される。記載さ
れたタイミングは、１サイクル中の多くのポートの機能
のために高速アレイアクセスとサイクル回数の両方を与
える。このタイミングとバス設計は、従来の高速単一ポ
ートＲＡＭに対してアレイ、デコーダ又はバス領域の目
立った増加を要求しない。開示されたマルチサイクル設
計に固有であるのは、自動的なポート優先権の実施であ
り、並行なプロセッサを支持するために使用された従来
マルチポート又はマルチコピーメモリ中の競合を取り扱
うのに要求される拡張回路を削除する。

【００４９】図６と７によって記載された特定の実施例
の変更例が多く存在する。重要な変更例は、図８によっ
て記載された構造において示される。この実施例は、ポ
ートの順序付けが”ＳＱ”入力８５によってプログラム
されることを除いて、以前に記載された実施例に類似す
る。（図６と７にあるのと同一であるアレイから得られ
た）初期のクロック入力とその後の”リリースネクスト
”信号は、ＳＱアドレス論理８６によって操縦され、Ｓ
Ｑビットによって特殊化された順序でアドレスバス上へ
のポートアドレスの駆動をトリガする。ＳＱビットは、
これらの入力と出力状態の適切な順序付けのためのデー
タインＳＱ論理８７とデータアウトＳＱ論理８８にもま
た駆動される。全ての３システム用の第１のサイクルは
、各システム用のＳＱブロックに分配されたクロック信
号によって掛けられる。図８の場合、図６の固定された
順序付け実例と同一で、データインシステム用のリリー
スネクストタイミングは、アドレスシステムからの緩衝
されたリリース信号である。データアウトシステムもま
た、固定された順序付けの場合に、データアウトバスの
変化が以前にセットアップされたデータアウトラッチの
状態切り替えをトリガすることと同一である。図８のデ
ータアウトシステムと異なるものは、セットアップネク
スト信号が、データアウトバスのサイクリングによって
次のセットアップ信号を送信するようトリガされるＳＱ
論理８８によって決定されることである。セットアップ
ネクスト信号のこの同一の分配は、図６の固定された順
序付けの場合のために示される通り、共通のリリース信
号で、アドレスとデータインラッチシステム中に使用さ
れてもよい。図６の固定された順序の場合と図８のプロ
グラマブルな順序付けの場合間のもう１つのミックスは
、残存するポートがＳＱ論理によって順序付けられる状
態で、第１又はそれ以上のポートをハードワイヤードし
なければならない。ハードワイヤードの第１のポートで
、第１のアクセスは、図６にある通り、最も高速の第１
のアクセス時間（即ち、最小のパイプ待ち時間）のため
のバス用の専用のドライバを有する、クロック入力によ
って直接トリガされてもよい。また、ＳＱ論理は、単に
マルチ化しうるのでも、より複雑な機能でありうるので
もない。例えば、ポートの順序付けは、以前又はこれか
らのアドレス、又は書込み可能な又は他の入力状態、さ
らに又は以前の読取りデータによって決定されてもよい
。

【００５０】記載された実施例への多くの変更は、当業
者にとって明白である。例えば、標準記憶装置は、好適
実施例において、６−デバイスＣＭＯＳセルであるにも
かかわらず、いかなる装置もＶＭＰＲＡＭ中のアレイ用
に使用されてもよい。６−デバイスＣＭＯＳサブアレイ
セルは、高速の書込み時間に適している。内部のノード
は、内部のセルラッチが状態を切り替えるまで、小さな
アクセスデバイスを介して放電されるのみに必要である
。ついで、ラッチは、記憶された高くて低い電圧用に電
源レベルを素早く設定する。フォー（４−）デバイスセ
ル、ポリロードセル、又はＤＲＡＭセルにおいて、セル
中にアクティブプルアップデバイスはない。内部の高電
圧は、より遅いソース−フォロアモードでアクセスデバ
イスを介して充電される。更に、ＣＭＯＳセルは、より
大量に蓄積された電圧、アクティブプルアップ電流、及
び基板からの充電収集の低効率のために、比較的低いア
ルファ誘因ソフトエラー率（ＳＥＲ）を有する。ＶＭＰ
ＲＡＭが極めて有益でありうるキャッシュ機能において
、極めて低いＳＥＲが、通常要求される。それにもかか
わらず、ＶＭＰＲＡＭは、これらのより遅いセルで製造
されうる。

【００５１】記載された実施例への代わりのもう１つの
実例として、オンチップデータアウトラッチの付加的な
レベルは、読取り／書込みポートの数を最大にするため
に使用されうる。１マシンサイクル待ち時間のコストで
、オンチップデータアウトラッチは、インターチップ伝
送を次のサイクル中へプッシュするために使用されうる
。換言すれば、ラッチの第１のレベルは、現在のサイク
ルの間にデータ読取りを収集し、それは、ついで、ラッ
チの第２のレベルへ解放され、かつ、次のマシンクロッ
クエッジでオフチップに駆動される。この場合、オンチ
ップ読取りアクセス時間は、データアウト駆動時間によ
って減少される。上記の等式（１）に関して、データア
ウトラッチは、Ｄを０に等しくすると共に、Ｌを減少さ
せ、それによってＮを増加させる。従って、オンチップ
データラッチは、従来の設計と同一の理由から有益であ
るが、より大きな数の読取り／書込みポートを与えるた
めにＶＭＰＲＡＭにおいて付加的な手段を有してもよい
。

【００５２】付加的なデコードと共にデータアウトラッ
チもまた、キャッシュの動作のためのレイトセレクト（
遅延選択）を与えるために使用されうる。レイトセレク
トアドレスは、次のチップセレクトと、ついでそれらの
デコード次第で行なわれるデータアウト駆動のリリース
で、クロックインされうる。もう１つの選択は、レイト
セレクトアドレスポートをミッド（中間の）マシンサイ
クルのビットの到着と非同期にさせ、マシンサイクルの
端部にあるデータアウトポート状態は、そのサイクル中
に受信されたアドレスに対応する。この場合、レイトセ
レクトデコード回路は、データアウトピンドライバ用の
ラッチの前に、配置される。

【００５３】ＶＭＰＲＡＭの好適実施例は、全てのＩ／
Ｏビット用の専用のピンを有するのに十分大きいＩ／Ｏ
パッケージ能力を呈する。同一のパッケージがＣＰＵチ
ップとＶＭＰＲＡＭチップの両方に使用されるならば、
ＣＰＵ用に要求された大きなＩ／Ｏもまた、ＶＭＰＲＡ
Ｍに対して使用可能である。しかしながら、必要ならば
、ピン計数を削減するための多くの変更が、ＶＭＰＲＡ
Ｍのために可能である。例えば、ポートの幾つかの時間
−分割−マルチ化（ＴＤＭ）のためのタイミング信号（
”ハンドシェーク”信号）の付加で、ピン計数は、単一
ポートＲＡＭ用のそれに近づくように削減されることが
できる。これがどの程度可能であるかということは、イ
ンターチップネット設計の速度ポテンシャルに依る。 インターチップサイクルがオンチップサイクルにおける
のと同じくらいの高速であるならば、直列のポートを有
するＶＭＰＲＡＭは、単一ポートの場合まで悪化する。 通常、これは、その場合ではないが、インターチップの
周期は、しばしばＣＰＵのサイクル率の２倍であり、Ｖ
ＭＰＲＡＭポートのピン計数を半分にすることが可能と
なる。

【００５４】もう１つの実例として、タイミングがデー
タアウトウィンドウのためのシステムの必要条件と整合
されうるならば、ＶＭＰＲＡＭのオンチップラッチは、
データインとデータアウトに同一のピンを共用させうる
。好適実施例のために記載された回路で、データインホ
ールド時間の必要条件は、いくつかのデータアウト状態
にマシンサイクル時間のある部分用にそれらの同一ピン
上に現れるようにさせるのに十分なように小さいことで
ある。もちろん、Ｉ／Ｏピンの共用もまた、切替え可能
な終了又はインタフェース設計の特質に適切なある他の
適応を要求しうる。

【００５５】ＤＲＡＭセル、又は、復元又はより長い書
込み時間を必要とするあらゆる他のセル用のパイプライ
ンは、単一ポートの場合のために示されている。これら
の技術は、好適な６−デバイスＣＭＯＳセルの場合のた
めに記載されたのと同一のＶＭＰＲＡＭ構造とタイミン
グアプローチで使用されてもよい。回路は、順次のアド
レス間の比較を実行するために加えられ、復元のために
十分な時間が経過するまで、同一のサブアレイがアクセ
スされないことを確実にする必要がある。比較が矛盾を
指示する場合に、単一ポートの場合と同様に待機状態信
号が、システムに送信される必要がある。その代わり、
オンチップクロスポイントスイッチは、アドレスの比較
に基づいてポートの順序付けを動的に命令して、同一の
サブアレイをかなりしばしばアクセスすることをかなり
しばしば避けるために加えられる。この加えられた機能
で、待機状態に出会う頻度は、アドレスポートの数によ
って削減されることができる。６−デバイスＣＭＯＳセ
ルに対して、より遅いＤＲＡＭを適応させるために加え
られた複雑性は、よりずっと高いセル密度が重要であり
、また、ＳＥＲ増加が容認されうる点で値打ちがありう
る。

【００５６】本発明が好適実施例の用語において記載さ
れた一方、当業者は、本発明が前記請求項の精神と範囲
内で修正を使用して実施されうることを認めよう。

【図面の簡単な説明】

【図１】本発明に従う仮想のマルチポートＲＡＭの高レ
ベルブロック線図である。

【図２】複数のサブアレイに区分された２５６Ｋ半導体
メモリチップの略式図である。

【図３】複数のサブアレイに区分された２５６Ｋ半導体
メモリチップの略式図である。

【図４】局所の予充電／リセット技術とブロックアドレ
ス回路の両方を含む半導体メモリチップの単純化された
描写の略式図である。

【図５】本発明に従う仮想のマルチポートＲＡＭ内部の
わずかなキー信号に対して仮想のマルチポートＲＡＭへ
の入力と出力のマルチポート、マルチサイクリングを図
示するタイミング線図である。

【図６】本発明に従う仮想のマルチポートＲＡＭの好適
実施例の構造を詳細に示すブロック線図であり、かつ、
仮想のマルチポートＲＡＭのサブアレイとバスのセルフ
タイミングが取られたサイクリングのためにキータイミ
ング路をもまた図示する。

【図７】図６に示された好適実施例のサブアレイタイミ
ングを示すタイミング線図である。

【図８】プログラマブルな順序付けポートで仮想のマル
チポートＲＡＭの構造を示すブロック線図である。

【符号の説明】

１０　　　　仮想のマルチポートＲＡＭ１２　　　　チ
ップセレクト入力端子 １４　　　　オンチップクロック １６、１８　　　　クロックドライバ増幅器２２、２４
、２６、２８　　　　アドレス端子２９　　　　アドレ
スバスドライバ ３０　　　　アドレスドライバ ３２、３４、３６、３８　　　　アドレスバッファ３３
　　　　アドレスバス ３５、３７、３９　　　　アドレスラッチ４２、４４、
４６、４８　　　　データイン端子５２、５４、５６、
５８　　　　データインバッファ５３　　　　データイ
ンバス ５５、５７、５９　　　　データインラッチ６０　　　
　サブアレイ ６１　　　　デコーダ／ドライバ ６２、６４、６６、６８　　　　オフチップドライバ６
３　　　　データアウトバス ７２、７４、７６、７８　　　　データアウト端子８１
、８２、８３　　　　サイクル回路８４　　　　”セッ
トアップファースト”回路８５　　　　ＳＱ入力 ８６　　　　ＳＱアドレス論理 ８７　　　　データインＳＱ論理 ８８　　　　データオウトＳＱ論理

Claims (10)

【特許請求の範囲】
1. 【請求項１】　　パイプライン化された半導体メモリチ
   ップとして実施された仮想マルチポートＲＡＭ構造であ
   って、アドレスバスとデータバスへそれぞれ多重化され
   る多重アドレスポートとデータ入力ポートを有する前記
   チップ上の単一ポートＲＡＭアレイと、前記単一ポート
   アレイのタイミングを制御し、かつ、多重ポートＲＡＭ
   機能を行うために前記多重入力ポートをサイクルする前
   記チップ上の内部タイミング手段と、を備える仮想マル
   チポートＲＡＭ構造。
2. 【請求項２】　　前記アドレスポートの１つと前記デー
   タ入力ポートの１つが、それぞれ、前記アドレスバスと
   データバスへの直接アクセスパスを有し、また、全ての
   他のアドレスポートとデータ入力ポートが自己順序付け
   する請求項１記載の仮想マルチポートＲＡＭ構造。
3. 【請求項３】　　前記アドレスポートの１つと前記デー
   タ入力ポートの１つが、それぞれ、前記アドレスバスと
   データバスへの直接アクセスパスを有し、コード化順序
   制御信号を受信する制御入力手段と、前記コード化順序
   制御信号を受信するように接続され、前記信号をデコー
   ドし、かつ、前記アドレスとデータ入力ポートの順序付
   けの命令を制御するための順序論理手段と、を更に備え
   る請求項１記載の仮想マルチポートＲＡＭ構造。
4. 【請求項４】　　パイプライン化された半導体メモリチ
   ップとして実施される仮想マルチポートＲＡＭ構造であ
   って、前記チップは、複数のサブアレイに区分され、前
   記サブアレイの各々は、他の前記複数のサブアレイから
   独立した局所のセルフタイミングが取られるリセットと
   予充電機能を提供する回路手段を含み、前記チップは、
   複数のアドレス記憶手段、複数のデータイン記憶手段及
   び複数のデータオウト記憶手段を含み、前記記憶手段の
   各々は、次の記憶手段を使用可能にさせるためにセット
   アップネクストサイクル信号を与えるように順次相互接
   続され、前記チップは、前記サブアレイへ次のセレクト
   信号とデータをリリースして、前記チップ上の自動的な
   ポートの順序付けを行うために、前記複数のアドレス手
   段と前記複数のデータイン記憶手段の前記各々へリリー
   スネクストサイクル信号を選択されたサブアレイから得
   る回路手段を含む仮想マルチポートＲＡＭ構造。
5. 【請求項５】　　前記複数のアドレス記憶手段中に記憶
   される多重アドレスを受信し、かつ、一時的に記憶する
   複数のアドレスバッファ手段と、アドレスバス手段は、
   セルフリセットし、前記アドレス記憶手段中に記憶され
   たアドレスを前記複数のサブアレイへ多重化するアドレ
   スバス手段と、前記複数のデータイン記憶手段中に記憶
   される複数のデータを受信し、かつ、一時的に記憶する
   複数のデータインバッファ手段と、セルフリセットし、
   前記複数のサブアレイへの前記データイン記憶手段中に
   記憶されたデータを多重化するデータインバス手段と、
   セルフリセットし、前記複数のデータアウト記憶手段へ
   の前記サブアレイから読み出されたデータを分配するデ
   ータアウトバス手段と、を備える請求項４記載の仮想マ
   ルチポートＲＡＭ構造。
6. 【請求項６】　　前記サブアレイ中のアクセスデータへ
   のパス中の全ての回路ブロックが入力トリガされ、かつ
   、自己リセットする請求項５記載の仮想マルチポートＲ
   ＡＭ構造。
7. 【請求項７】　　前記サブアレイの各々への入力が、前
   記データインバス手段の１部としてデータ入力バスと、
   サブアレイ、ワードライン、１セットのビットライン対
   、及び１セットのデータインとデータアウトドライバを
   選択するのに必要とされる前記アドレスバス手段から得
   られたデコードされた信号と、から成り、サブアレイサ
   イクルがワードラインとビットライン用の適切なパルス
   幅を与えるのに必要とされる時間のみである請求項５記
   載の仮想マルチポートＲＡＭ構造。
8. 【請求項８】　　前記データインバッファ手段からのデ
   ータ入力が、隣接するブロックのリリースによって前記
   リリースネクストサイクル信号用にセットアップされる
   ブロックへ前記データイン記憶手段によって記憶され、
   前記ブロックがセルフリセットする請求項５記載の仮想
   マルチポートＲＡＭ構造。
9. 【請求項９】　　複数のアドレスポートと複数のデータ
   インポートを更に有し、前記アドレスポートの１つと前
   記データインポートの１つは、それぞれ、アドレスバス
   とデータバスへの直接のアクセスパスを有し、全ての他
   のアドレスポートとデータインポートが自己順序付ける
   請求項４記載の仮想マルチポートＲＡＭ構造。
10. 【請求項１０】　　複数のアドレスポート、複数のデー
    タインポート及び複数のデータオウトポートを更に有し
    、コード化順序制御信号を受信する制御入力手段と、前
    記コード化順序制御信号を受信するように接続され、前
    記信号をデコードし、かつ、前記アドレスポート、前記
    データインポート及び前記データアウトポートの順序付
    けの命令を制御するための順序論理手段と、を備える請
    求項４記載の仮想マルチポートＲＡＭ構造。