JPH1031886A - ランダムアクセスメモリ - Google Patents

ランダムアクセスメモリ

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JPH1031886A
JPH1031886A JP8187535A JP18753596A JPH1031886A JP H1031886 A JPH1031886 A JP H1031886A JP 8187535 A JP8187535 A JP 8187535A JP 18753596 A JP18753596 A JP 18753596A JP H1031886 A JPH1031886 A JP H1031886A
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JP
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address
random access
access memory
read
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JP8187535A
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Hidekazu Higuchi
英和 樋口
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NEC Corp
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Abstract

(57)【要約】 【課題】 リード動作とライト動作を同時に行うことが
可能なランダムアクセスメモリを提供する。 【解決手段】 時刻ｔ1 において行アドレスストローブ
信号１１の指定がバンクごとに行われると、行アドレス
指定回路２３ａ，２３ｂに外部アドレス信号１３のデー
タを行アドレスの指定として取り込む。時刻ｔ2 におい
て列アドレスストローブ信号１２の指定がバンクごとに
行われると、列アドレス指定回路２４ａ，２４ｂに外部
アドレス信号１３のデータを列アドレスの指定として取
り込む。時刻ｔ3 においてバンクａ側がライト動作、ｂ
側がリード動作を行うことによって入出力ピン１６ａに
入力されたデータを入力バッファ回路２６ａ、入出力バ
ス２８ａを通じて指定アドレスのセル２１ａにデータを
書き込み、指定アドレスのセル２１ｂから読み出される
データは入出力バス２８ｂから出力バッファ回路２７ｂ
と通じて入出力ピン１６ｂに出力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関
し、特にランダムアクセスメモリに関する。
【０００２】
【従来の技術】従来、ランダムアクセスメモリにおける
リードとライトのコントロールは通常１サイクルごと
に、リードモード、ライトモードのどちらかに限られ、
同一期間中にリードおよびライトが行えるモードとして
はリードモディファイライトもしくはシリアルポートを
用いたデュアルポートランダムアクセスメモリが用いら
れた。
【０００３】図５は従来のランダムアクセスメモリのブ
ロック図、図６は図５のランダムアクセスメモリにおけ
るリードモディファイライトのタイミング図である。
【０００４】ランダムアクセスメモリは、外部入力とし
て電源ピン（ＶＤＤおよびＧＮＤ）、行アドレスストロ
ーブ信号ピン５１（／ＲＡＳ）、列アドレスストローブ
信号ピン５２（／ＣＡＳ）、複数本のアドレスピン５
３、ライトイネーブル信号ピン５４（／ＷＥ）、アウト
イネーブル信号ピン５５（／ＯＥ）、データ入力ピン５
６（ＤＩＮ）、データ出力ピン５７（ＤＯＵＴ）を有
し、これらによって動作のモードが決定されデータの入
出力を行う。内部回路は主としてメモリセルマトリクス
６１、アドレス判定回路６２、行アドレス指定回路６
３、列アドレス指定回路６４、リード／ライトコントロ
ール回路６５、入力データバッファ回路６６、出力デー
タバッファ回路６７から構成される。なお、「／ＲＡ
Ｓ」等における「／」はロウレベルで活性化することを
示している。
【０００５】次に、図５のランダムアクセスメモリにお
けるリードモディファイライト動作を図６により説明す
る。
【０００６】時刻ｔ1 において、行アドレスストローブ
信号ピン５１が活性化すると、この時刻の外部アドレス
信号５３のデータをアドレス判定回路６２に取り込み、
行アドレス指定回路６３によって行アドレスの指定を行
う。時刻ｔ2 において、列アドレスストローブ信号ピン
５２が活性化すると、行側と同様、この時刻の外部アド
レス信号５３のデータをアドレス判定回路６２に取り込
み、列アドレス指定回路６４によって列アドレスの指定
を行う。
【０００７】リードモディファイライト動作の場合、こ
の時刻ｔ2 の時点でアウトイネーブル信号／ＯＥがイネ
ーブルになることによって行および列アドレスによって
指定されたメモリセルのデータは入出力バスを経てデー
タ出力ピン５７により出力される。その後ライトイネー
ブル信号／ＷＥをイネーブルすることにより書き込み動
作を指定することによってデータ入力ピン５６のデータ
を入力バッファ回路６６に取り込み、入出力バス６８か
ら指定されているアドレスのメモリセルに書き込む。一
方、出力バッファ回路６７はリード／ライトコントロー
ル信号６５を活性化して出力データの出力を停止する。
【０００８】図７は従来のディアルポートランダムアク
セスメモリのブロック図、図８は図７のデュアルポート
ランダムアクセスメモリのタイミング図である。
【０００９】デュアルポートランダムアクセスメモリは
図７のように一般のランダムアクセスメモリにさらに、
外部入力としてシリアルポートイネーブル信号７３（／
ＳＥ）、シリアルポートクロック信号ピン７２（／Ｓ
Ｃ）、シリアルポートデータ入出力ピン７１（ＳＩ
Ｏ）、シリアルポートデータ格納バッファ回路７５を備
える。これらによって動作のモードが決定され、データ
の入出力を行う。
【００１０】次に、図７のデュアルポートランダムアク
セスメモリの動作を図８により説明する。
【００１１】時刻ｔ1 において、ランダムアクセス部は
前述と同じく、行アドレスストローブ信号ピン５１が活
性化すると、この時刻の外部アドレス信号５３のデータ
をアドレス判定回路６２に取り込み、行アドレス指定回
路６３によって行アドレスの指定を行う。時刻ｔ2 にお
いて、列アドレスストローブ信号ピン５２が活性化する
と、行側と同様、この時刻の外部アドレス信号５３のデ
ータをアドレス判定回路６２に取り込み、列アドレス指
定回路６４によって列アドレスの指定を行う。
【００１２】デュアルポートランダムアクセスメモリの
場合、この時刻ｔ1 の時点で外部信号ＳＥがイネーブル
になることによってシリアルポートがイネーブルにな
り、行および列アドレスによって指定されたメモリセル
のデータはシリアルポート入出力ピン７１よりシリアル
ポートデータ格納バッファ回路７５へシリアルポートク
ロック信号７２の活性期間中に１ビットずつ送られある
いはシリアルリード動作の場合、行および列アドレスに
よって指定されたメモリセルのデータはデータ格納バッ
ファ回路７５へ送られ、シリアルポートクロック信号７
２の活性期間中に１ビットずつシリアルデータ入出力ピ
ン７１により出力される。シリアルポートデータ格納バ
ッファ回路７５を設け、そこにデータを格納しておくこ
とによりランダムアクセス部とは非同期にシリアルポー
ト入出力ピン７１を用いてデータの受け渡しを行うこと
で、ランダムアクセス部でリード時にシリアルポート部
でライト、あるいはランダムアクセス部でライト時にシ
リアルポート部でリードを行うことができる。
【００１３】
【発明が解決しようとする課題】リードモディファライ
ト動作の場合には、通常のリード動作を終え、メモリセ
ルからのデータを出力ピンから出力して後、書き込み動
作を行い、同一アドレスに対して新データを書き込む
が、アドレス決定時間以外のリード動作およびライト動
作に対する所要時間が必要な上、同一期間中にリード動
作およびライト動作の可能なアドレスは同一なものに限
られる。
【００１４】一方、デュアルポートランダムアクセスメ
モリによる同一期間でのリード動作とライト動作を同時
に行う場合はデータ転送にてメモリセルのデータをシリ
アルポート部のシリアルポートデータ格納バッファにデ
ータを一時的に格納、あるいは格納されたデータをデー
タ転送サイクルにてメモリセルに転送するため、任意の
アドレスに同時にリード動作、ライト動作することが難
しい上に、シリアルポート部を用いてのページモードで
の同一期間中でのリード動作、ライト動作ができない。
【００１５】本発明の目的は、リード動作とライト動作
を同時に行うことが可能なランダムアクセスメモリを選
択することにある。
【００１６】
【課題を解決するための手段】本発明のランダムアクセ
スメモリは、メモリセルマトリクスが複数のバンクに分
割され、ライトイネーブル信号線、アウトイネーブル信
号線、データ入出力線、アドレス判定回路、列アドレス
指定回路、リード／ライトコントロール回路、入力デー
タバッファ回路、出力データバッファ回路をバンクごと
に有する。
【００１７】各バンクごとにリード動作かライト動作か
を独立に制御することができるため、複数のアドレスに
対して同一期間中にリード動作とライト動作を行うこと
ができる。
【００１８】本発明のランダムアクセスメモリは、行ア
ドレス指定回路と列アドレス指定回路をリード用、ライ
ト用に別々に有する。
【００１９】そのため、入出力用データバスもリード動
作用、ライト動作用を有し、同一期間中に任意のリード
動作用アドレスを選択、リード動作用Ｙスイッチ（列ア
ドレス指定回路からメモリセルへの出力）を活性させ、
リード動作をするモードと、任意のライト動作用アドレ
スを選択、ライト動作用Ｙスイッチを活性させ、ライト
動作をするモードを有することができる。ランダムアク
セスメモリ部がコアとなるカスタムＬＳＩなどではラン
ダムアクセスメモリ部の入力／出力部分が分離されるの
でこのような構成にすることができる。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００２１】図１は本発明の第１の実施形態のランダム
アクセスメモリを示すブロック図である。本実施形態の
ランダムアクセスメモリはメモリセルを２つのバンク
ａ，ｂに分割したもので、図５および図７に示した従来
のランダムアクセスメモリと同様に外部入力として電源
ピン（ＶＤＤおよびＧＮＤ）と、行アドレスストローブ
信号ピン１１（／ＲＡＳ）と、列アドレスストローブ信
号ピン１２（／ＣＡＳ）と、複数本のアドレスピン１３
と、バンクごとのライトイネーブル信号ピン１４ａと１
４ｂ（／ＷＥ）と、バンクごとのアウトイネーブル信号
ピン１５ａと１５ｂ（／ＯＥ）と、バンクごとにデータ
入出力を１本にしたデータ入出力ピン１６ａと１６ｂ
（ＤＩＯ）を有し、内部回路はバンクごとのメモリセル
マトリクス２１ａと２１ｂと、アドレス判定回路２２
と、バンクごとの行アドレス指定回路２３ａと２３ｂ
と、バンクごとの列アドレス指定回路２４ａと２４ｂ
と、バンクごとのリード／ライトコントロール回路２５
ａと２５ｂと、バンクごとの入力データバッファ回路２
６ａと２６ｂと、バンクごとの出力データバッファ回路
２７ａと２７ｂから構成される。
【００２２】図２は図１のライト／リード同時動作メモ
リのタイミング図である。行アドレス、列アドレスの指
定は従来と同様に行われ、図２の例では入出力バス２８
ｂにメモリセルからのデータが出力される。時刻ｔ1 に
おいて行アドレスストローブ信号１１の指定がバンクご
とに行われると、行アドレス指定回路２３ａ，２３ｂに
外部アドレス信号１３のデータを行アドレスの指定とし
て取り込み、時刻ｔ2において列アドレスストローブ信
号１２の指定がバンクごとに行われると、列アドレス指
定回路２４ａ，２４ｂに外部アドレス信号１３のデータ
を列アドレスの指定として取り込む。
【００２３】時刻ｔ3 においてバンクａ側がライト動
作、ｂ側がリード動作を行うことによって入出力ピン１
６ａ（ＤＩＯ）に入力されたデータを入力バッファ回路
２６ａ、入出力バス２８ａを通じて指定アドレス２１ａ
にデータを書き込み、指定アドレスのセル２１ｂから読
み出されるデータは入出力バス２８ｂから出力バッファ
回路２７ｂを通じて入出力ピン１６ｂ（ＤＩＯ）に出力
される。
【００２４】図３は本発明の第２の実施形態のランダム
アクセスメモリのブロック図で示す。本実施形態の第１
の実施形態との違いは、バンク分けがなく、その代わり
に行アドレス、列アドレスからデータバッファ回路、入
出力回路までがライト用、リード用に完全に分離されて
おり、外部入力として電源ピン（ＶＤＤおよびＧＮＤ）
と、行アドレスストローブ信号ピン３１（／ＲＡＳ）
と、列アドレスストローブ信号ピン３２（／ＣＡＳ）
と、複数本のアドレスピン３３と、ライトイネーブル信
号ピン３４（／ＷＥ）と、アウトイネーブル信号ピン３
５（／ＯＥ）と、データ入力ピン３６（ＤＩＮ）と、デ
ータ出力ピン３７（ＤＯＵＴ）を有し、内部回路はメモ
リマトリクス１つにライト、リードを分割した形の例に
より、アドレス判定回路４２、行アドレス指定回路ライ
ト用４３ａとリード用４３ｂ、列アドレス指定回路もラ
イト用４４ａとリード用４４ｂ、書き込み用バス４８ａ
と読み込み用バス４８ｂ、入力バッファ回路４５と出力
バッファ回路４６から構成される。
【００２５】図４は図３のライト／リード同時動作メモ
リのタイミング図である。各タイミングは第１の実施形
態の図２と同じく行アドレス、列アドレスの指定は従来
と同様で、入力バス４８ａには入力ピン３６からのデー
タが入力バッファ回路４５を通じてメモリセルマトリク
ス４１に送られ、出力バス４８ｂにはメモリセルマトリ
クス４１からのデータが送られ、出力バッファ回路４６
を通じて出力ピン３７から出力される。時刻ｔ1 におい
て行アドレスストローブ信号３１の指定がライト用、リ
ード用ごとに行われると行アドレス指定回路４３ａ，４
３ｂに外部アドレス信号３３のデータを行アドレスの指
定として取り込み、時刻ｔ2 において列アドレスストロ
ーブ信号３２の指定がライト用、リード用ごとに行われ
ると列アドレス指定回路４４ａ，４４ｂに外部アドレス
信号３３のデータを列アドレスの指定として取り込む。
【００２６】第１の実施例形態のようにバンク分けを
し、バンクごとにライトイネーブル信号ピンとアウトイ
ネーブル信号ピンを設けること、また第２の実施形態の
ようにアドレス指定回路からデータバス、入出力バッフ
ァ、外部入出力ピンをライト用とリード用に分けること
によってライト動作とリード動作を同一期間中に可能に
するこのメモリはリードモディファイライトのように同
一アドレスに同一期間中にリードとライトを行うのでは
なく、異なるアドレスに同一期間中にライトとリードを
行うことができるメモリであるため、ライト／リード同
時動作メモリとして用いる場合にはサイクルタイムは単
独のライト、またはリード動作時のものと同一のミニマ
ムサイクルでよく、メモリのライト／リードデータ転送
スピードを上げるといった際に有用である。
【００２７】
【発明の効果】以上説明したように、本発明は、同一サ
イクル中に、異なるアドレスに単独のライト、またはリ
ード動作に要するサイクルタイムと同様の期間でデータ
のメモリセルへのライトとメモリセルからのデータのリ
ードを同時に行うことを可能にしており、ライト動作、
リード動作を並列に利用するときには総サイクルタイム
の短縮およびライトイネーブル信号、アウトイネーブル
信号のタイミングコントロールの簡素化がはかれ、メモ
リをより効率的に利用できる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体メモリを示す
ブロック図である。
【図２】図１の半導体メモリのタイミング図である。
【図３】本発明の第２の実施形態の半導体メモリを示す
ブロック図である。
【図４】図３の半導体メモリのタイミング図である。
【図５】従来のランダムアクセスメモリのブロック図で
ある。
【図６】図５のランダムアクセスメモリのタイミング図
である。
【図７】従来のシリアルポートランダムアクセスメモリ
のブロック図である。
【図８】図７のシリアルポートランダムアクセスメモリ
のブロック図である。
【符号の説明】
１１，３１ 外部信号（／ＲＡＳ） １２，３２ 外部信号（／ＣＡＳ） １３，３３ 外部信号アドレス １４ａ，１４ｂ，３４ 外部信号（／ＷＥ） １５ａ，１５ｂ，３５ 外部信号（／ＯＥ） １６ａ，１６ｂ 入出力ピン（ＤＩＯ） ２１ａ，２１ｂ，４１ メモリセルマトリクス ２２，４２ アドレス判定回路 ２３ａ，２３ｂ 行アドレス指定回路 ２４ａ，２４ｂ 列アドレス指定回路 ２５ａ，２５ｂ リード／ライトコントロール回路 ２６ａ，２６ｂ，４５ 入力バッファ回路 ２７ａ，２７ｂ，４６ 出力バッファ回路 ２８ａ，２８ｂ データバス線 ３６ 入力ピン（ＤＩＮ） ３７ 出力ピン（ＤＯＵＴ） ４３ａ，４４ａ ライト用アドレス指定回路 ４３ｂ，４４ｂ リード用アドレス指定回路 ４８ａ 書き込みデータバス線 ４８ｂ 読み込みデータバス線

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ランダムアクセスメモリにおいて、メモ
    リセルマトリクスが複数のバンクに分割され、ライトイ
    ネーブル信号線、アウトイネーブル信号線、データ入出
    力線、アドレス判定回路、列アドレス指定回路、リード
    ／ライトコントロール回路、入力データバッファ回路、
    出力データバッファ回路をバンクごとに有することを特
    徴とするランダムアクセスメモリ。
  2. 【請求項２】 ランダムアクセスメモリにおいて、行ア
    ドレス指定回路と列アドレス指定回路をリード用、ライ
    ト用に別々に有することを特徴とするランダムアクセス
    メモリ。
JP8187535A 1996-07-17 1996-07-17 ランダムアクセスメモリ Pending JPH1031886A (ja)

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