JPH04229490A

JPH04229490A - データ出力ドライバのデータ有効時間を延長する回路

Info

Publication number: JPH04229490A
Application number: JP3140707A
Authority: JP
Inventors: Siegfried K Wiedmann; ジークフリート・クルト・ヴィードマン; Dieter F G Wendel; ディーター・フェリックス・ゲオルク・ヴェンデル
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-07-31
Filing date: 1991-05-17
Publication date: 1992-08-18
Anticipated expiration: 2010-08-23
Also published as: EP0469247A2; US5467311A; JPH0778995B2; EP0469247A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、ＲＡＭアレイ
のアクセスに関し、より詳しくは、アレイのアクセス時
間あるいはサイクル時間を増加させずに、このようなメ
モリ・アレイのデータ有効時間を増大させる回路及び技
術に関する。これは、読取サイクル中に、読取信号を出
力ドライバに直接供給し、同時に、並列パスを介して、
ラッチ出力を同じドライバに供給することによって実現
される。ラッチ出力は、読取信号とクロック・パルスの
復帰部分との制御下で、ラッチ出力が読取／書込増幅器
からの直接読取信号とオーバラップするように供給され
る。ラッチがリセットされるまで、ラッチから出力が供
給され、新しい読取信号が存在する時でも、次の読取サ
イクル中まで充分に存続することができる。この技法を
利用すると、クロックが非活動化されるまでラッチ出力
が供給されず、クロック・サイクルの復帰部分の間、ス
プリアスな読取信号が存在しないので、より長いデータ
有効時間をもたらすばかりでなく、ラッチがスプリアス
な読取信号に応答することもなくなる。またこの手法を
利用すると、従来技術の直列に配列されたラッチに関連
する遅延がなくなるという利点がある。

【０００２】

【従来の技術】このような各システムでは、アレイから
来るデータを認識するためのウィンドウを得るために、
記憶アレイ・システムのデータ出力信号に対するある最
小データ有効時間が必要である。従来技術では、この目
標を達成するため、２つの手法が利用されてきた。図１
に示されている１つの手法は、適正なデータ出力パルス
を得るために必要なだけ長いクロック活動時間を延長す
るものである。図１に示されているように、クロック活
動時間を延長すると、自動的にサイクル時間が長くなる
。もちろん、図１のデータ出力パルスで示されているよ
うに、データが有効な時間も延長される。この手法は、
明らかに全体的なマシン・サイクル時間を増加させるの
で、通常は受け入れられない。

【０００３】通常用いられている第２の手法は、図２に
示されているように、記憶アレイ・データ出力パスにラ
ッチを導入するものである。直列に配列されたラッチを
使用すると、もちろん遅延が導入される。図２の配列で
、セット入力に応答して、検知／読取増幅器からの出力
がラッチをセットし、リセット信号が印加されるまでそ
のレベルを保持する。したがって、データ出力ドライバ
の入力におけるデータ有効時間は、セット時間及びリセ
ット時間、ならびにラッチが出力を供給するのにかかる
時間の量の関数である。ＩＢＭテクニカル・ディスクロ
ージャ・ブルテン，Ｖｏｌ．２５，Ｎｏ．６（１９８２
年１１月），ｐ．２８６５に所載のＪ．Ａ．ローレンス
（Ｌａｗｒｅｎｃｅ）　の論文“Ｉｎｃｒｅａｓｅｄ　
Ｖａｌｉｄ−Ｄａｔａ　Ｒｅａｄｏｕｔ　Ｔｉｍｅ　ｉ
ｎ　Ｓｔａｔｉｃ　ＲＡＭ”に、カスケード式データ・
ラッチを利用した回路の一例が示されている。上記の論
文の配置では、データ有効時間を増加させるのに、第２
のカスケード式出力ラッチが利用されている。ラッチを
追加すると、第２ラッチのスイッチング遅延が比較的小
さい場合を除き、読取りデータ出力が全サイクル時間を
通じて有効となるものの、アクセス時間はラッチを介す
る信号伝播の影響を受ける。

【０００４】

【発明が解決しようとする課題】本発明の目的は、記憶
アレイのアクセス時間またはサイクル時間を増加させず
に、読取信号のデータ有効時間を増加させる回路を提供
することにある。

【０００５】本発明の他の目的は、検知／読取増幅器と
データ出力ドライバのあいだに直列に配列された回路要
素による遅延がなくなった回路を提供することにある。

【０００６】本発明の他の目的は、読取／検知信号とラ
ッチ出力信号をオーバラップさせて、アクセス時間また
はサイクル時間を増加させずに、データ有効時間を長く
する回路配置を提供することにある。

【０００７】本発明の他の目的は、別の読取信号または
書取信号が存在し得る次のクロック・サイクルの一部分
を利用することにより、データが有効な時間が延長され
た回路配置を提供することにある。

【０００８】

【課題を解決するための手段】本発明は、データ有効信
号の持続時間を、別の読取信号または書込信号が存在し
得る次のクロック・サイクルの一部分まで延長すること
により、アクセス時間またはサイクル時間の変化なしに
、データが有効な時間を延長する回路配置に関する。これは、クロック・パルスＣＬの復帰部分（クロック・
パルスＣＬの補クロック・パルス即ちノット・クロック
・パルスＣＬ　ｎｏｔの立上り部分）で並列ラッチをセ
ットすることによって実現される。クロック・パルスＣ
Ｌが終了するまで、すなわちＣＬｎｏｔが開始するまで
読取信号を使用しない限り、ラッチは活動化することが
でき、次の読取サイクルの一部まで、その状態にとどま
る。この期間は、リセット・パルスがラッチに印加され
る時間によって決まる。ラッチは、セットされてからリ
セットされるまで、その出力をデータ出力ドライバの入
力端に印加する。データ出力ドライバに提示されるラッ
チ出力とは別に、読取信号もドライバに直接印加され、
それがラッチの出力とオーバラップして、読取信号の立
上りからリセット信号の立上りまでの間ドライバの入力
端に現れる信号をもたらす。したがって、読取信号が消
失してしまっても、データ・ラッチは、ＣＬｎｏｔ及び
読取信号自体の存在によって開始されたままとなる。Ｃ
Ｌｎｏｔが制御されている限り、これによって、データ
・ラッチが次のクロック・サイクルのどこまで延長でき
るかが決まる。本明細書で開示する回路配置では、並列
ラッチのリセット（リセット・パルスの立上り）から、
ＣＬｎｏｔパルスの立下りで始まるアクセス時間の終了
までの間、データは無効である。つまり、スプリアスな
データが出力端に現れている限り、これは指定されたア
クセス時間内にないので、データの無効期間に当たり、
読み取られるようなことはない。また、ラッチの活動化
はＣＬｎｏｔパルスと読取信号の両方の存在に依存する
ので、ラッチからの出力は存在しない。

【０００９】

【実施例】図３には、本発明の教示による、記憶アレイ
のアクセス時間またはサイクル時間を増加させずに、デ
ータが有効な時間を増加させる回路３０の構成図が示さ
れている。

【００１０】図３の回路３０は、大まかに言って、検知
／読取増幅器３１、データ出力ドライバ３２、データ・
ラッチ３３の３つの回路要素から構成されている。デー
タ・ラッチ３３は、増幅器３１とドライバ３２を相互接
続する読取信号パス３４に並列に接続されている。図で
はドライバ３２は、ブロック３５に接続されている。ブ
ロック３５は、ドライバ３２の出力を用いる汎用ディジ
タル・コンピュータの別の部分でよい。図３で、接続点
３６、３７はそれぞれドットＡＮＤ接続及びドットＯＲ
接続であり、ディジタル回路設計分野の当業者にとって
周知の方式で、それぞれ図４に示されている論理ＡＮＤ
回路及び論理ＯＲ回路の代用となっている。増幅器３１
からの読取信号が、ドットＯＲ接続３７を介してドライ
バ３２の入力端に供給され、ドットＡＮＤ接続を介して
ラッチ３３のセット端子Ｓに供給される。チップ・クロ
ック信号の補信号であるもう１つの信号が、相互接続線
３８に印加され、ドットＡＮＤ接続３６を介してラッチ
３３のセット端子Ｓに供給される。相互接続線３８は、
図３では参照記号「ＣＬｎｏｔ」として示されている。相互接続３９は図３では参照記号「リセット」として示
されているが、これはリセット信号をラッチ３３のリセ
ット端子Ｒに供給する。次いで、ラッチの出力が、相互
接続線４０及びドットＯＲ接続３７を介してデータ出力
ドライバ３２の入力端に印加される。

【００１１】動作の際、図３の回路は、増幅器３１から
の読取信号開始からラッチ３３のリセット端子Ｒでのリ
セット信号開始までの期間、増幅器３１及びラッチ３３
からの信号に応答して、ドライバ３２から出力を出す。下記の図３の種々の要素に印加されるタイミング信号の
考察からわかるように、回路３０は、別の読取動作が既
に開始されている場合でも、次のクロック・サイクルの
一部分まで延長できるデータ有効信号を送出する。さら
に、以下でわかるように、データが有効な時間が延長さ
れているのは、増幅器３１からの読取信号とラッチ３３
の出力が、ドライバ３２の入力に現れる時にオーバラッ
プされる結果である。従来技術の直列に配列されたラッ
チが不要となる限りで、それに付随する遅延もなくなる
。

【００１２】図３の動作についてより詳しく論ずる前に
、本発明の趣旨から逸脱することなく、ドットＡＮＤ接
続３６及びドットＯＲ接続３７の代わりに実際のＡＮＤ
ゲート及びＯＲゲートが使用できることを認識されたい
。すなわち、図４は、相互接続３６がＡＮＤゲート３６
’で置換され、相互接続３７がＯＲゲート３７’で置換
されている点を除き、図３と同じ構成図を示している。図３が単純化されている点を別にすれば、図４は図３と
同様に動作し、図５及び図６のタイミング信号は、図３
と図４のどちらとも一緒に使用できる。

【００１３】図５及び図６は、それぞれ図３のチップ制
御用タイミング信号、及び回路要素の活動化と制御用の
タイミング信号である。すなわち、図５は、システム・
クロック・パルス、チップ選択パルス、チップ・クロッ
クＣＬパルス、ＣＬｎｏｔパルス、リセット・タイミン
グ・パルスとそれら相互の関係を示している。図６は、
ＣＬパルス、Ｒ／Ｗパルス、ＣＬｎｏｔパルス、リセッ
ト・パルス、読取信号パルス、データ・ラッチ・パルス
、データ出力パルスとそれら相互の関係を示している。以下の考察では、ＣＬがハイレベルからローレベルに降
下する時、すなわちＣＬｎｏｔがローレベルからハイレ
ベルに立ち上がる時、有効な読取信号が存在することを
了解されたい。セット端子Ｓに読取信号も存在する場合
、ＣＬｎｏｔがラッチ３３をセットすることを思い起こ
せば、この手法により、読取サイクル中でＣＬｎｏｔ信
号の活動化以前に発生するスプリアスな読取信号が、ラ
ッチ３３をセットするのが防止されることも了解される
はずである。すなわち、図６の読取信号パルス４１は、
相互接続３４を介してドライバ３２の入力に直接渡され
るが、これはシステムの指定されたアクセス時間ｔａｃ
ｃよりも早く起こる。したがって、ＣＬｎｏｔがハイで
ないので、このパルス４１はラッチ３３をセットしない
。図５で４２に示されている読取信号パルスは、ＣＬｎ
ｏｔ信号がハイレベルになる期間まで延長しており、そ
れ自体でデータ出力ドライバ３２を駆動し、その結果、
ほぼラッチ機能によるどんな影響もなしにデータ出力信
号がその出力端に現れる。次いで、ＣＬｎｏｔパルス４
３の立上り端（ＣＬパルス４４の立下り端）で読取信号
パルス４２が存在する、すなわちハイレベルになってい
るので、読取信号パルス４２とＣＬｎｏｔパルス４３が
同時に正の時、ラッチ３３がセットされる。ラッチ３３
は、図６でデータ・ラッチ・パルスの立上り端４５によ
って示されるように、一たびセットされると、やはり図
６に示されているリセット・パルス４６の立上り端の印
加によってリセットされるまで、この状態にとどまる。図５及び図６に示されているように、ラッチ３３は、次
のシステム・クロック・サイクルの始めに、リセット・
パルスの開始によって０にリセットされる。ただし、リ
セット・パルスは、ある時間ｔｄだけ僅かに遅延される
ことがある。ｔｄは、データ・アクセス時間ｔａｃｃよ
りも短くなければならない。ラッチ３３がリセットされ
ると同時に、図６でデータ・ラッチ・パルス４５の立下
り端で示されているように、ラッチ３３はもはや出力を
供給しない。読取信号パルス４２及びデータ・ラッチ・
パルス４５をそれぞれ注意深く考察すると、読取信号４
２の立上り端が存在する時点からデータ・ラッチ・パル
ス４５の立下り端が現れる時点まで、データがドライバ
３２に存在することが分かる。このことは、図６でデー
タ出力パルス４７によって示されている。データ出力パ
ルス４７は、その立上り端が読取信号４２の立上り端と
一致し、かつその立下り端がリセット・パルス４６の立
上り端と一致する。データ出力パルス４７に関しては、
図６に示されているように、ＣＬパルス４８の存在によ
って示されている次の読取サイクルの発生までハイレベ
ルにとどまっていることに留意されたい。データ出力パ
ルス４７の立下り端は、ＣＬパルス４８がハイレベルの
時に現れるように調時されていることに留意されたい。データ出力パルス４７のこうした延長が可能なのは、読
取信号パルス４８が存在していても、ＣＬｎｏｔパルス
５０が立上り遷移をするまでデータ・ラッチ・パルス４
９が存在しないためである。図６での斜線を施した領域
５１は、データ出力信号のデータ無効時間である。この
期間中、クロック４４からの以前のデータはもはや有効
でなく、クロック・パルス４８からの新しいデータはま
だ有効でない。以上のすべてから、アクセス時間にもサ
イクル時間にも影響を与えずに、データが有効なままに
とどまっている時間が、かなり延長されたことが明白な
はずである。上記の手法を用いると、サイクル時間に大
きな影響を与えずにできる限り速いアクセス時間が可能
となると考える。

【００１４】図７は、本発明の教示によるＥＣＬ（エミ
ッタ結合論理）回路の構成図である。図７では、図３に
示されているのと同じ要素は、図３に用いられているの
と同じ参照記号で示されている。

【００１５】図７では、図３の検知／読取増幅器３１は
、破線の枠３１内に配置された差動読取増幅回路によっ
て実施され、ラッチ３３は、破線の枠３３の範囲内に配
置されたラッチと制御回路の組合せで実施され、データ
出力ドライバ３２は、破線の枠３２の範囲内に配置され
た通常のＥＣＬデータ出力ドライバを用いて実施されて
いる。

【００１６】増幅器３１は、相補型入力信号と単端接地
出力信号をもつ差動読取増幅器の最終段である。すなわ
ち、ｎｐｎトランジスタであるトランジスタＴ１、Ｔ２
は、そのエミッタが抵抗Ｒ１及びチップ選択トランジス
タＴ３を介して電源ＶＥＥ（−２．２Ｖ）に接続されて
いる。電源ＶＥＥはトランジスタＴ３のエミッタに接続
され、トランジスタＴ３のベースは、図５に示されてい
るチップ選択パルスを出すパルス源に接続されている。トランジスタＴ１、Ｔ２のコレクタはそれぞれ抵抗Ｒ２
、Ｒ３を介してコレクタ電源Ｖｃｃ（１．４Ｖでよい）
に接続され、そのベースは相補型信号に接続されて、ト
ランジスタＴ２のベース上の信号が−０．２Ｖから０．
２Ｖまで上昇するのと同時に、トランジスタＴ１のベー
ス上の信号が０．２Ｖから−０．２Ｖまで降下するよう
になっている。こうした対称な入力信号が印加される結
果、トランジスタＴ１はオフとなり、トランジスタＴ２
はオンとなって抵抗Ｒ１（例えば０．９Ｋオームの値を
とる）によって決まる電流を流させる。Ｒ３が（Ｒ２と
同様に１．２Ｋオームの値をとる）この電流に乗じられ
る結果、ノードＮ１で出力信号が減少する。これは図７
では「読取信号」として示されている。ショットキー障
壁ダイオードＳＢＤが、一方の電極でノードＮ１に接続
され、もう一方の電極で０ボルトに接続されている。Ｓ
ＢＤの機能は、読取信号のアップ・レベルを０．５Ｖに
固定することである。ダウン・レベルは、ＶＣＣと抵抗
Ｒ３の両端間の電圧降下との差によって与えられ、この
結果、約−０．５Ｖのダウン・レベルがもたらされる。この結果得られる読取信号は、相互接続３４に沿って伝
播し、接続点Ａを介して、データ出力ドライバ３２の一
部をなすトランジスタＴ９のベースに達する。図７の実
施例では、接続点Ａは図３に示されているドットＯＲ３
７とドットＡＮＤ３６の両方の機能を果す。すなわち、
接続点Ａでの読取信号がｎｐｎトランジスタＴ９のベー
スに直接伝達され、そこで（２進“１”を表す）−０．
５Ｖのダウン・レベルによってトランジスタＴ９はオフ
にされ、ＶＣＣとトランジスタＴ９のコレクタとに接続
されている抵抗Ｒ８が、エミッタ・フォロワＴ１１の入
力を引き上げる。クロックもゲート機能も必要とせずに
、２進“１”信号が出力端子Ｎ２に現れる。読取増幅器
３１を活動化した後、得られる出力は図６に示されてい
る読取信号４２と同様である。図７で、ドライバ３２は
また、０．５Ｋオームの値をもつ抵抗Ｒ７を含んでいる
。抵抗Ｒ７は、その一端がｎｐｎトランジスタＴ９、Ｔ１
０のエミッタに接続され、他端がＶＥＥ（−２．２Ｖ）
に接続されている。最後に、エミッタ・フォロワ・トラ
ンジスタＴ１１は、そのエミッタが値が２Ｋオームの抵
抗Ｒ９を介してＶＥＥに接続されている。トランジスタ
Ｔ１１のコレクタはＶＣＣ（１．４Ｖ）に接続されてい
る。読取信号が存在する間中、トランジスタＴ９のベー
ス上の負のダウン・レベルがこのトランジスタをオフに
する限り、読取信号がもはや存在しなくても、同様のダ
ウン・レベル信号がトランジスタＴ９をオフに維持する
ことになる。この負のダウン・レベルはラッチ３３によ
ってもたらされる。ラッチ３３の構成部品および動作に
ついて論じる前に、有効容量Ｃ（ＬＡ）はラッチ端子Ｎ
４によってほとんど影響されないので、ラッチ及び制御
回路３３による顕著な遅延なしに、読取信号が増幅器３
１からドライバ３２に伝播されたことを了解されたい。

【００１７】図７に戻ると、ラッチ３３はｎｐｎトラン
ジスタＴ４〜Ｔ８を含んでいる。トランジスタＴ５、Ｔ
６は、Ｔ６のコレクタがＴ５のベースに結合され、Ｔ５
のコレクタがＴ６のベースに結合された、交差結合対を
形成する。Ｔ６のエミッタは、値１．４Ｋオームの抵抗
Ｒ４を介してＶＥＥ（−２．２Ｖ）接続され、Ｔ５のエ
ミッタは、値１Ｋオームの抵抗Ｒ５を介してＶＥＥに接
続されている。Ｔ６のコレクタはノードＮ４を介して接
続点Ａに接続され、Ｔ５のコレクタは、Ｔ６のベースに
接続された上に、抵抗Ｒ６（１．８Ｋオーム）を介して
ＶＣＣ（＋１．４Ｖ）に接続されている。トランジスタ
Ｔ７はトランジスタＴ５の両端間に接続され、両者のコ
レクタ同士及びエミッタ同士が一緒に接続されている。トランジスタＴ７のベースは、リセット端子に接続され
ている。リセット端子では、０．４ＶのハイレベルがＣ
Ｌ’信号を表し、−０．４Ｖのダウン・レベルがＣＬｎ
ｏｔ信号を表す。図７で、ｎｐｎトランジスタＴ４及び
Ｔ６は、そのエミッタ同士が一緒に接続されている。ト
ランジスタＴ４のコレクタはＶＣＣに接続され、ベース
はＶＲ（ＯＶ）に接続されている。同様に、Ｔ８、Ｔ５
、Ｔ７はそれらのエミッタが一緒に接続されている。Ｔ
８のコレクタはＶＣＣに接続され、ベースはＶＲに接続
されている。

【００１８】動作に際しては、図６の読取信号およびＣ
Ｌｎｏｔパルスが図７のラッチ３３の適当な入力端に存
在するとき、ラッチ３３がセットされる。図７で、２進
“０”であるリセット信号は０．４Ｖのハイレベルであ
り、それがｎｐｎトランジスタＴ７のベースに接続され
たリセット端子に印加されて、トランジスタＴ７をオン
にする。反対に、−０．４Ｖのローレベル信号がＴ７の
リセット端子に印加されると、Ｔ７はオフになる。この
ローレベルは、ＣＬｎｏｔパルスを表す。

【００１９】サイクルの始めに、０．４Ｖ（リセット信
号）がトランジスタＴ７のベースに印加されて、このＴ
７がオンになった時、ラッチ３３がリセットされる。Ｔ
７がオンになると、ノードＮ３の電位は約−０．３Ｖに
まで下がる。ノードＮ３の降下する電位がトランジスタ
Ｔ６のベースに伝えられ、トランジスタＴ６をオフにす
る。このとき、ラッチ３３は、アップまたはダウンの読
取信号を受け取ることができる。読取信号が論理“１”
すなわち−０．５Ｖレベルである場合、この電位がトラ
ンジスタＴ５のベースに交差結合されると、トランジス
タＴ５がオフになる。ＣＬｎｏｔ（−０．４Ｖ）が、リ
セット端子を介してオン状態にあるＴ７のベースに印加
されると、トランジスタＴ７はただちにオフになる。ノ
ードＮ３の電位が上がり、オフであったＴ６をオンにす
る。このため、ノードＮ４は約−０．５Ｖまで降下し、
トランジスタＴ９のベースにより負の電位を印加し、Ｔ
９をオフ状態に保つ。したがって、ＣＬｎｏｔが印加さ
れている限り、読取信号が負のとき、Ｔ９はオフ状態に
保持される。増幅器３１の出力端で読取信号“１”が消
失した時、トランジスタＴ７がそのベース上のＣＬｎｏ
ｔ信号によってオフに維持されている限り、ラッチ３３
は“１”状態にとどまる。Ｔ９が非導通状態の時、トラ
ンジスタＴ１１はオンになり、０．５Ｖの論理“１”が
ノードＮ２に現れる。一方、読取信号が論理“０”すな
わち０．５Ｖの場合には、トランジスタＴ５がオンにな
り、ノードＮ３は約−０．３Ｖであり、Ｔ６のベースに
負の電位を生じさせ、トランジスタＴ６をオフ状態に保
つ。−０．４ＶのＣＬｎｏｔパルスがトランジスタＴ７
のベースに印加されてトランジスタＴ７がオフになる時
、トランジスタＴ６はオフ状態に保たれる。このとき、
ラッチ３３は論理“０”状態にセットされ、この状態に
とどまることになる。ノードＮ４から（今ドットＯＲと
して動作している）接続点Ａを介してラッチ３３の正の
状態が伝えられ、正電位がトランジスタＴ９のベースに
印加されると、トランジスタＴ９がオンになり、Ｎ２に
−０．５Ｖの論理“０”が現れる。図７で、トランジス
タＴ４はトランジスタＴ４とＴ６から構成される電流ス
イッチ用の基準トランジスタであり、Ｔ８はトランジス
タＴ５、Ｔ７、Ｔ８から構成される電流スイッチ用の基
準トランジスタであり、Ｔ１０はトランジスタＴ９とＴ
１０から構成される電流スイッチ用の基準トランジスタ
である。

【００２０】以上の説明では、ｎｐｎトランジスタを用
いて好ましい実施例について説明した。ただし、すべて
の電圧の極性を逆にし、示されている大きさを保持しな
がら、ｐｎｐトランジスタを用いることにより、同じく
好ましい実施例を得ることが可能である。

【００２１】

【発明の効果】本発明により、記憶アレイのアクセス時
間またはサイクル時間を増加させずに、読取信号のデー
タ有効時間を増加させる回路が提供される。

【図面の簡単な説明】

【図１】図１はクロック活動時間が、所望のデータ出力
パルスを得るのに必要なだけ延長された、従来技術の手
法のクロック信号及びデータ出力信号のパルス・パター
ン図である。

【図２】図２は、記憶システムのデータ出力パスに直列
に配列されたラッチを示す、クロック活動時間を延長す
ることによりデータ有効時間を延長する、従来技術の回
路配置の構成図である。

【図３】図３は、本発明の教示による、記憶アレイのア
クセス時間とサイクル時間のどちらも増大させずにデー
タが有効な時間を増大させる回路の構成図である。この
結果を実現するための鍵は、並列ラッチの使用にある。

【図４】図４は、ドットＯＲ及びドットＡＮＤ配置がそ
れぞれＯＲ及びＡＮＤゲート回路で置換されている点を
除き、図３に示されている回路と同様な回路の構成図で
ある。

【図５】図５は、チップ制御用のタイミング信号、及び
図３の回路要素を活動化させ制御するためのタイミング
信号の線図である。

【図６】図６は、チップ制御用及び図３の回路要素を活
動化させ制御するタイミング信号を示す線図である。

【図７】図７は、図３の検知／読取増幅器、ラッチ、デ
ータ出力ドライバの回路実施態様を示す、本発明の教示
によるＥＣＬ（エミッタ結合論理）回路の概略図である
。

【符号の説明】

３０　　回路３１　　検知／読取増幅器３２　　データ出力ドライバ３３　　データ・ラッチ３４　　読取信号パス３６　　ドットＡＮＤ接続点３７　　ドットＯＲ接続点

Claims

【特許請求の範囲】

【請求項１】データ出力ドライバ回路と、信号パスを介
して直接上記データ出力ドライバ回路に接続され、シス
テム・クロック・パルスが存在する間ハイ及びローの信
号出力の一方を供給する検知／読取増幅器と、上記の信
号パスに並列に接続され、上記システム・クロック・パ
ルスの補パルスによって活動化された時、上記検知／読
取増幅器の極性と同じ極性の入力を上記ドライバに印加
する手段とを備える、データ出力ドライバのデータ有効
時間を延長する回路。
【請求項２】上記印加手段が、上記信号パスに直接接続
された入力／出力端子を有するリセット可能なラッチを
含む、請求項１の回路。
【請求項３】上記印加手段が、上記システム・クロック
・パルスの上記補パルスを表す信号及びリセット信号に
応答してハイ及びロー信号の一方を上記入力／出力端子
に印加する制御手段を含む、請求項２の回路。
【請求項４】上記リセット可能ラッチが、一方のトラン
ジスタのコレクタと他方のトランジスタのベースが上記
入力／出力端子に接続された、１対の交差結合ｎｐｎバ
イポーラ・トランジスタを含む、請求項３の回路。
【請求項５】上記制御手段が、そのコレクタ及びエミッ
タが上記トランジスタ対のうちの上記他方のトランジス
タのエミッタ及びコレクタに接続され、そのベースが、
ある信号レベルの時は上記システム・クロック・パルス
の補パルスを表す信号を供給し、別の信号レベルの時は
上記リセット信号を供給するパルス信号源に接続された
、ｎｐｎバイポーラ・トランジスタを含む、請求項４の
回路。
【請求項６】システム・クロック・パルスが存在する時
、２進数１及び２進数０を表す出力信号を供給する検知
／読取増幅器と、信号パスを介して上記増幅器の出力端
に接続されたデータ出力ドライバと、上記信号パスと並
列に接続されたラッチ回路とを含み、上記ラッチ回路は
、上記出力信号の一つとラッチ回路の出力とのオーバラ
ップによって上記データ出力ドライバが活動化されるよ
うに、上記システム・クロック・パルスの補パルスによ
ってセットされる、データ出力ドライバのデータ有効時
間を延長する回路。
【請求項７】上記印加手段が、上記システム・クロック
・パルスの上記補パルスを表す信号及びリセット信号に
応答してハイ及びローのラッチ出力信号の一方を上記信
号パスに印加する制御手段を含む、請求項６の回路。
【請求項８】さらに、上記ラッチの入力端子に接続され
、上記出力信号の上記一方及び上記システム・クロック
・パルスの補パルスが同時に上記ラッチの上記入力端子
に印加される時、上記ラッチをセットする論理回路手段
を含む、請求項７の回路。
【請求項９】さらに、その出力端が上記データ出力ドラ
イバに接続され、その一方の入力端子が上記ラッチに接
続され、他方の入力端子が上記検知／読取増幅器に接続
された、論理回路手段を含む、請求項７の回路。
【請求項１０】上記ラッチをセットする上記論理回路手
段が、その一方の入力端子が上記増幅器に接続され、他
方の入力端子が上記システム・クロック・パルスの補パ
ルスを供給する信号源に接続され、その出力端が上記ラ
ッチの上記入力端子に接続された、ＡＮＤゲートを含む
、請求項８の回路。
【請求項１１】上記ラッチをセットする上記論理回路手
段が、上記検知／読取増幅器と上記システム・クロック
・パルスの補パルスの供給源とを上記ラッチの入力端子
に直接接続する、ドットＡＮＤ相互接続を含む、請求項
８の回路。
【請求項１２】上記論理回路手段がＯＲゲートである、
請求項９の回路。
【請求項１３】データ出力ドライバ回路と、信号パスを
介してデータ出力ドライバに直接接続され、システム・
クロック・パルスが存在する間、ハイ及びロー信号の一
方を供給する検知／読取増幅器と、上記システム・クロ
ック・パルスの補パルスによって活動化された時、上記
検知／読取増幅器の出力と同じ極性の信号を発生する手
段と、上記信号発生手段及び上記信号パスに接続され、
ハイ及びロー信号の上記一方の開始時から上記システム
・クロック・パルスの上記補パルスの終了時まで、論理
ＯＲとして機能して、上記データ出力ドライバ回路を活
動化または禁止し、ハイ及びロー信号の上記一方及び上
記システム・クロック・パルスの補パルスが上記信号発
生手段に印加される時、論理ＡＮＤとして機能する、相
互接続手段とを備える、データ出力ドライバのデータ有
効時間を延長する回路。
【請求項１４】上記信号発生手段が、上記相互接続手段
を介して上記信号パスに接続されたリセット可能なラッ
チを含む、請求項１３の回路。
【請求項１５】上記信号発生手段が、上記のリセット可
能ラッチに接続された、上記システム・クロック・パル
スの補パルスを表す信号及びリセット信号に応答する制
御手段を含む、請求項１４の回路。