JPH05290581A - プレチャージ用出力ドライバ回路 - Google Patents
プレチャージ用出力ドライバ回路Info
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- JPH05290581A JPH05290581A JP4336490A JP33649092A JPH05290581A JP H05290581 A JPH05290581 A JP H05290581A JP 4336490 A JP4336490 A JP 4336490A JP 33649092 A JP33649092 A JP 33649092A JP H05290581 A JPH05290581 A JP H05290581A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】 （修正有）
【目的】 改善したスイッチング性能を有するプレチャ
ージ用出力ドライバーの改良を提供する。 【構成】 各端子ＤＱは共通入力／出力端子であり、書
き込みサイクル期間中にデータを受取り、読取りサイク
ル中にデータを提供するもので出力ドライバ回路へ並列
的に接続されている。端子ＤＱのうちの一つを駆動する
ために入力／出力回路３０内に設けられ本発明の好適実
施例に基づいて構成された出力ドライバが示される。メ
モリ内の各端子ＤＱに対し同様のドライバが設けられ
る。端子ＤＱが制御回路４０Ｕ，４０Ｄにより制御され
る態様で、従来のデータ状態に依存しトランジスタ１２
と１４の一方によりプレチャージされる。トランジスタ
１２，１４の一方をプレチャージするゲートは、ノード
ＤＱ′によりバイアスされ、プレチャージ動作における
オーバーシュートを回避する。
ージ用出力ドライバーの改良を提供する。 【構成】 各端子ＤＱは共通入力／出力端子であり、書
き込みサイクル期間中にデータを受取り、読取りサイク
ル中にデータを提供するもので出力ドライバ回路へ並列
的に接続されている。端子ＤＱのうちの一つを駆動する
ために入力／出力回路３０内に設けられ本発明の好適実
施例に基づいて構成された出力ドライバが示される。メ
モリ内の各端子ＤＱに対し同様のドライバが設けられ
る。端子ＤＱが制御回路４０Ｕ，４０Ｄにより制御され
る態様で、従来のデータ状態に依存しトランジスタ１２
と１４の一方によりプレチャージされる。トランジスタ
１２，１４の一方をプレチャージするゲートは、ノード
ＤＱ′によりバイアスされ、プレチャージ動作における
オーバーシュートを回避する。
Description
【０００１】
【産業上の利用分野】本発明は集積回路の分野に関する
ものであって、更に詳細には、集積回路における出力ド
ライバ及びその動作方法に関するものである。
ものであって、更に詳細には、集積回路における出力ド
ライバ及びその動作方法に関するものである。
【０００２】
【従来の技術】コンピュータシステムの性能、従ってコ
ンピュータシステムが適切に動作可能であるようなデー
タ処理適用場面における大きさ及び複雑性は、その集積
回路構成要素の動作性能に強く依存し、特に、中央処理
装置（例えば、マイクロプロセサ）及びメモリサブシス
テムに依存する。集積回路構成要素の速度を改良するた
めに継続して著しい努力がなされており、尚この速度は
サイクル時間及びアクセス時間として測定される。これ
らの時間が減少すると、特に極めて高速のアクセス時間
のスタチックランダムアクセスメモリ（ＳＲＡＭ）など
の装置の場合に、データ出力端子を一つの状態から別の
状態へ駆動するために必要とされる時間は該回路の全体
的なサイクル又はアクセス時間のより顕著な部分を占め
るようになる。
ンピュータシステムが適切に動作可能であるようなデー
タ処理適用場面における大きさ及び複雑性は、その集積
回路構成要素の動作性能に強く依存し、特に、中央処理
装置（例えば、マイクロプロセサ）及びメモリサブシス
テムに依存する。集積回路構成要素の速度を改良するた
めに継続して著しい努力がなされており、尚この速度は
サイクル時間及びアクセス時間として測定される。これ
らの時間が減少すると、特に極めて高速のアクセス時間
のスタチックランダムアクセスメモリ（ＳＲＡＭ）など
の装置の場合に、データ出力端子を一つの状態から別の
状態へ駆動するために必要とされる時間は該回路の全体
的なサイクル又はアクセス時間のより顕著な部分を占め
るようになる。
【０００３】当該技術分野において公知の如く、システ
ム内において実現される集積回路の出力端子は、通常、
導電性回路基板ライン（線）により他の集積回路へ接続
されている。通常の構成は、幾つかの集積回路に対し
て、バスにより相互接続させるものである。この様な抵
抗及び容量を有すると共にそれに接続された他の集積回
路の抵抗や容量を包含するこの様な導体により提供され
る負荷は極めて著しいものとなる場合がある。例えば、
ほとんどのメモリ回路のアクセス時間は、３０乃至１０
０ｐＦのオーダーの容量負荷に対して特定されている。
従って、出力バッファにおける駆動トランジスタを可及
的に大型のものとして製造することが一般的である。
ム内において実現される集積回路の出力端子は、通常、
導電性回路基板ライン（線）により他の集積回路へ接続
されている。通常の構成は、幾つかの集積回路に対し
て、バスにより相互接続させるものである。この様な抵
抗及び容量を有すると共にそれに接続された他の集積回
路の抵抗や容量を包含するこの様な導体により提供され
る負荷は極めて著しいものとなる場合がある。例えば、
ほとんどのメモリ回路のアクセス時間は、３０乃至１０
０ｐＦのオーダーの容量負荷に対して特定されている。
従って、出力バッファにおける駆動トランジスタを可及
的に大型のものとして製造することが一般的である。
【０００４】大型のドライバトランジスタにより与えら
れる極めて高速のスイッチングは、電源及び接地線へ結
合する著しい過渡的なノイズを発生する。更に、最近の
コンピュータシステムは最大で３２ビットのデジタル情
報を並列的に通信するので、多くの集積回路は同時的に
８乃至３２個の出力端子からデータを提供する。複数個
の出力回路により発生される過渡的なノイズのレベル
は、勿論、複数個の出力端子が短い（１０ナノ秒未満）
のインターバルで同一の状態から反対の状態へスイッチ
する場合に著しく増加される。勿論、これらの出力端子
のうちの一つを除いた全てが同一の方向にスイッチする
場合には、かなりのノイズが残りのスイッチングしない
出力端子へ結合し、そこにおいた誤った状態を発生させ
る場合がある。
れる極めて高速のスイッチングは、電源及び接地線へ結
合する著しい過渡的なノイズを発生する。更に、最近の
コンピュータシステムは最大で３２ビットのデジタル情
報を並列的に通信するので、多くの集積回路は同時的に
８乃至３２個の出力端子からデータを提供する。複数個
の出力回路により発生される過渡的なノイズのレベル
は、勿論、複数個の出力端子が短い（１０ナノ秒未満）
のインターバルで同一の状態から反対の状態へスイッチ
する場合に著しく増加される。勿論、これらの出力端子
のうちの一つを除いた全てが同一の方向にスイッチする
場合には、かなりのノイズが残りのスイッチングしない
出力端子へ結合し、そこにおいた誤った状態を発生させ
る場合がある。
【０００５】図１を参照して、マルチ出力の最近のＳＲ
ＡＭ集積回路にとって特に適した出力ドライバ回路の一
例について説明する。図１の出力ドライバ回路は、本願
出願人に譲渡されている１９９０年１０月２２日付で出
願された米国特許出願第６０１，２２８号に記載されて
いる。図１の構成においては、各データ端子Ｄ0 乃至Ｄ
n がＰチャンネルプルアップトランジスタ１２及びＮチ
ャンネルプルダウントランジスタ１４のＣＭＯＳプシュ
プル出力ドライバにより駆動される。各プルアップトラ
ンジスタのゲートはＮＡＮＤ機能部２０により駆動さ
れ、且つ各プルダウントランジスタのゲートはＮＯＲ機
能部２２により駆動される。各データ端子Ｄに対して、
各ＮＡＮＤ機能部２０及びＮＯＲ機能部２２は、関連す
るデータ線ＤＡＴＡ上においてデータ信号を受取り、更
にラインＯＤ（及び、ＮＡＮＤ機能部２０の場合にはそ
の補元ＯＤ_）上において共通のディスエーブル信号を
受取る。上掲した米国特許出願第６０１，２８８号に記
載される如く、共通抵抗Ｒ５乃至Ｒ８が設けられてお
り、それを介して、複数個のデータ端子Ｄに対してのＮ
ＡＮＤ機能部２０及びＮＯＲ機能部２２がＶcc及び接地
へバイアスされる（即ち、全てのデータ端子Ｄに対する
ＮＡＮＤ機能部及びＮＯＲ機能部２０，２２のそれぞれ
の電源ノード及び接地ノードは共通ノードＰＮＡＮＤ，
ＧＮＡＮＤ，ＰＮＯＲ，ＧＮＯＲにおいて接続されてい
る）。この構成は、出力端のスイッチング速度、従って
ノイズの特に効率的で且つ効果的な態様での制御を与え
ている。
ＡＭ集積回路にとって特に適した出力ドライバ回路の一
例について説明する。図１の出力ドライバ回路は、本願
出願人に譲渡されている１９９０年１０月２２日付で出
願された米国特許出願第６０１，２２８号に記載されて
いる。図１の構成においては、各データ端子Ｄ0 乃至Ｄ
n がＰチャンネルプルアップトランジスタ１２及びＮチ
ャンネルプルダウントランジスタ１４のＣＭＯＳプシュ
プル出力ドライバにより駆動される。各プルアップトラ
ンジスタのゲートはＮＡＮＤ機能部２０により駆動さ
れ、且つ各プルダウントランジスタのゲートはＮＯＲ機
能部２２により駆動される。各データ端子Ｄに対して、
各ＮＡＮＤ機能部２０及びＮＯＲ機能部２２は、関連す
るデータ線ＤＡＴＡ上においてデータ信号を受取り、更
にラインＯＤ（及び、ＮＡＮＤ機能部２０の場合にはそ
の補元ＯＤ_）上において共通のディスエーブル信号を
受取る。上掲した米国特許出願第６０１，２８８号に記
載される如く、共通抵抗Ｒ５乃至Ｒ８が設けられてお
り、それを介して、複数個のデータ端子Ｄに対してのＮ
ＡＮＤ機能部２０及びＮＯＲ機能部２２がＶcc及び接地
へバイアスされる（即ち、全てのデータ端子Ｄに対する
ＮＡＮＤ機能部及びＮＯＲ機能部２０，２２のそれぞれ
の電源ノード及び接地ノードは共通ノードＰＮＡＮＤ，
ＧＮＡＮＤ，ＰＮＯＲ，ＧＮＯＲにおいて接続されてい
る）。この構成は、出力端のスイッチング速度、従って
ノイズの特に効率的で且つ効果的な態様での制御を与え
ている。
【０００６】動作について説明すると、ラインＯＤ上の
高論理レベル（従って、ラインＯＤ_上の低論理レベ
ル）は、ＮＡＮＤ機能部２０及びＮＯＲ機能部２２の各
々をしてそれらの関連するドライバトランジスタ１２，
１４をそれぞれターンオフさせ、従ってそれらの関連す
るデータ端子Ｄを高インピーダンス状態とさせる。逆
に、ラインＯＤ上の低論理レベル（且つラインＯＤ_上
の対応する高論理レベル）は、関連するデータラインＤ
ＡＴＡの状態が出力状態を決定することを可能とする。
図１の回路は、実際の集積回路内に製造されており、且
つ完全に負荷がかけられた状態で且つ最悪の条件下にお
いて６．５ナノ秒でデータ端子Ｄの出力状態を「レール
からレール」の完全なスイッチングを行なう能力を有す
ることが証明されている。８個のデータ端子Ｄが同一の
方向に同時的にスイッチングする場合を考えた場合に、
図１の回路に対する過渡的なノイズは、接地端子におい
て高々１．２５Ｖであることが観察されている。この様
な性能は多くの適用場面においてＳＲＡＭ装置にとり極
めて良好なものであるが、これらのスイッチング速度及
びノイズレベルは、極めて高速（サブ２０ナノ秒アクセ
ス時間）ＳＲＡＭ装置、特にバイト幅又はワード幅構成
を有する装置の場合には妥当なものとはいえない場合が
ある。
高論理レベル（従って、ラインＯＤ_上の低論理レベ
ル）は、ＮＡＮＤ機能部２０及びＮＯＲ機能部２２の各
々をしてそれらの関連するドライバトランジスタ１２，
１４をそれぞれターンオフさせ、従ってそれらの関連す
るデータ端子Ｄを高インピーダンス状態とさせる。逆
に、ラインＯＤ上の低論理レベル（且つラインＯＤ_上
の対応する高論理レベル）は、関連するデータラインＤ
ＡＴＡの状態が出力状態を決定することを可能とする。
図１の回路は、実際の集積回路内に製造されており、且
つ完全に負荷がかけられた状態で且つ最悪の条件下にお
いて６．５ナノ秒でデータ端子Ｄの出力状態を「レール
からレール」の完全なスイッチングを行なう能力を有す
ることが証明されている。８個のデータ端子Ｄが同一の
方向に同時的にスイッチングする場合を考えた場合に、
図１の回路に対する過渡的なノイズは、接地端子におい
て高々１．２５Ｖであることが観察されている。この様
な性能は多くの適用場面においてＳＲＡＭ装置にとり極
めて良好なものであるが、これらのスイッチング速度及
びノイズレベルは、極めて高速（サブ２０ナノ秒アクセ
ス時間）ＳＲＡＭ装置、特にバイト幅又はワード幅構成
を有する装置の場合には妥当なものとはいえない場合が
ある。
【０００７】メモリ回路技術においてメモリビット線を
プレチャージすることは公知であり、それにより選択さ
れたメモリセルがセンスアンプ及び書込み回路へ接続さ
れ、メモリサイクルの間に既知の電圧へ接続される。こ
の様なプレチャージは、次の選択されたメモリセルがそ
のデータ状態をビット線上に提供するのに必要な時間を
改善する。ＳＲＡＭ集積回路においてビット線をプレチ
ャージする回路及び方法の一例は、本願出願人に譲渡さ
れている１９９０年１２月１３日付で出願された米国特
許出願第６２７，０５０号に記載されている。メモリア
レイ内のビット線がプレチャージされる電圧は、電源電
圧、接地電圧、又はそれらの間の中間レベルの電圧とす
ることが可能である。
プレチャージすることは公知であり、それにより選択さ
れたメモリセルがセンスアンプ及び書込み回路へ接続さ
れ、メモリサイクルの間に既知の電圧へ接続される。こ
の様なプレチャージは、次の選択されたメモリセルがそ
のデータ状態をビット線上に提供するのに必要な時間を
改善する。ＳＲＡＭ集積回路においてビット線をプレチ
ャージする回路及び方法の一例は、本願出願人に譲渡さ
れている１９９０年１２月１３日付で出願された米国特
許出願第６２７，０５０号に記載されている。メモリア
レイ内のビット線がプレチャージされる電圧は、電源電
圧、接地電圧、又はそれらの間の中間レベルの電圧とす
ることが可能である。
【０００８】更に、メモリ集積回路の出力端子をプレチ
ャージする技術がＯｋｕｙｕｍａｅｔ ａｌ．「７．５
ナノ秒の３２Ｋ×８ＣＭＯＳ ＳＲＡＭ（Ａ ７．５
ｎｓ３２Ｋ × ８ ＣＭＯＳ ＳＲＡＭ）」、ＩＥＥ
Ｅ・ジャーナル・ソリッド・ステート・サーキッツ、Ｖ
ｏｌ．２３、Ｎｏ．５（ＩＥＥＥ，１９８８）、１０５
４−１０５９頁の文献に記載されている。この文献にお
ける図６に関して説明される如く、アドレス遷移の検知
及び真及び補元データ線の両方の低レベルへの駆動によ
り新たなサイクルが表わされる。この従来技術において
は、真及び補元データ線上の低レベルは、端子ＯＵＴＰ
ＵＴにおける電圧をイネーブルさせて反対のドライバト
ランジスタをターンオンさせ、従って端子ＯＵＴＰＵＴ
がそれぞれの場合により充電又は放電されて、次のデー
タ状態がそこにおいて提供される前に中間レベルへ設定
される。
ャージする技術がＯｋｕｙｕｍａｅｔ ａｌ．「７．５
ナノ秒の３２Ｋ×８ＣＭＯＳ ＳＲＡＭ（Ａ ７．５
ｎｓ３２Ｋ × ８ ＣＭＯＳ ＳＲＡＭ）」、ＩＥＥ
Ｅ・ジャーナル・ソリッド・ステート・サーキッツ、Ｖ
ｏｌ．２３、Ｎｏ．５（ＩＥＥＥ，１９８８）、１０５
４−１０５９頁の文献に記載されている。この文献にお
ける図６に関して説明される如く、アドレス遷移の検知
及び真及び補元データ線の両方の低レベルへの駆動によ
り新たなサイクルが表わされる。この従来技術において
は、真及び補元データ線上の低レベルは、端子ＯＵＴＰ
ＵＴにおける電圧をイネーブルさせて反対のドライバト
ランジスタをターンオンさせ、従って端子ＯＵＴＰＵＴ
がそれぞれの場合により充電又は放電されて、次のデー
タ状態がそこにおいて提供される前に中間レベルへ設定
される。
【０００９】上述したＯｋｕｙｕｍａ ｅｔ ａｌ．の
技術は、幾つかの制限を有している。第一に、中間レベ
ルはプレチャージ期間中にドライバトランジスタをバイ
アスさせる回路を介してプレチャージ期間中に「クロー
バー（ｃｒｏｗｂａｒ）」条件（即ち、Ｖccと接地との
間のＤＣ経路）により到達される。トランジスタＱ１が
プレチャージ期間中にターンオンする場合には、クロー
バー電流がトランジスタＱ１のゲートをバイアスするプ
ルダウントランジスタ及びインバータを介して引出さ
れ、逆に、出力端をプレチャージする場合には、トラン
ジスタＱ２のゲートをバイアスするインバータ及びプル
アップトランジスタを介してクローバー電流が引出され
る。何れの場合においても、ＤＣ電流がプレチャージ期
間中に引出される。更に、上記文献に記載された回路に
おいてはプレチャージ条件をディスエーブルさせる構成
は設けられておらず、端子ＯＵＴＰＵＴが接続されてい
るバスを別の集積回路が駆動する場合にはバス競合が発
生する場合がある。更に、Ｏｋｕｙｕｍａ ｅｔ ａ
ｌ．の文献に記載されている出力ドライバは、端子ＯＵ
ＴＰＵＴの反対のドライバトランジスタへのフィードバ
ック接続のために発振する場合がある。なぜならば、Ｏ
ＵＴＰＵＴにおいて中間レベルに到達したことに応答し
てトランジスタを駆動するゲートをターンオフさせるた
めの明らかな構成が設けられていないからであり、且
つ、ドライバトランジスタＱ１，Ｑ２の各々がプレチャ
ージ動作期間中にイネーブルさせることが可能だからで
ある。更に、このＯｋｕｙｕｍａ ｅｔ ａｌ．の文献
に記載されている回路は、更に、出力負荷の特性に依存
して、オーバーシュート条件により影響を受ける場合が
ある。
技術は、幾つかの制限を有している。第一に、中間レベ
ルはプレチャージ期間中にドライバトランジスタをバイ
アスさせる回路を介してプレチャージ期間中に「クロー
バー（ｃｒｏｗｂａｒ）」条件（即ち、Ｖccと接地との
間のＤＣ経路）により到達される。トランジスタＱ１が
プレチャージ期間中にターンオンする場合には、クロー
バー電流がトランジスタＱ１のゲートをバイアスするプ
ルダウントランジスタ及びインバータを介して引出さ
れ、逆に、出力端をプレチャージする場合には、トラン
ジスタＱ２のゲートをバイアスするインバータ及びプル
アップトランジスタを介してクローバー電流が引出され
る。何れの場合においても、ＤＣ電流がプレチャージ期
間中に引出される。更に、上記文献に記載された回路に
おいてはプレチャージ条件をディスエーブルさせる構成
は設けられておらず、端子ＯＵＴＰＵＴが接続されてい
るバスを別の集積回路が駆動する場合にはバス競合が発
生する場合がある。更に、Ｏｋｕｙｕｍａ ｅｔ ａ
ｌ．の文献に記載されている出力ドライバは、端子ＯＵ
ＴＰＵＴの反対のドライバトランジスタへのフィードバ
ック接続のために発振する場合がある。なぜならば、Ｏ
ＵＴＰＵＴにおいて中間レベルに到達したことに応答し
てトランジスタを駆動するゲートをターンオフさせるた
めの明らかな構成が設けられていないからであり、且
つ、ドライバトランジスタＱ１，Ｑ２の各々がプレチャ
ージ動作期間中にイネーブルさせることが可能だからで
ある。更に、このＯｋｕｙｕｍａ ｅｔ ａｌ．の文献
に記載されている回路は、更に、出力負荷の特性に依存
して、オーバーシュート条件により影響を受ける場合が
ある。
【００１０】
【発明が解決しようとする課題】本発明の目的とすると
ころは、改善したスイッチング性能を有する出力ドライ
バ回路を提供することである。本発明の別の目的とする
ところは、高速スイッチングを有し且つ過渡的なノイズ
の発生を減少させた出力ドライバ回路を提供することで
ある。本発明の更に別の目的とするところは、クローバ
ー条件及び発振を回避し、例えばバッテリ駆動型の小型
のコンピュータなどの低パワー適用例における高速メモ
リと共に使用するのに適した出力ドライバ回路を提供す
ることである。
ころは、改善したスイッチング性能を有する出力ドライ
バ回路を提供することである。本発明の別の目的とする
ところは、高速スイッチングを有し且つ過渡的なノイズ
の発生を減少させた出力ドライバ回路を提供することで
ある。本発明の更に別の目的とするところは、クローバ
ー条件及び発振を回避し、例えばバッテリ駆動型の小型
のコンピュータなどの低パワー適用例における高速メモ
リと共に使用するのに適した出力ドライバ回路を提供す
ることである。
【００１１】
【課題を解決するための手段】本発明は、出力端子にお
ける前のデータ状態と対向するメインドライバトランジ
スタをターンオンする制御回路により例えばメモリ又は
マイクロプロセサなどの集積回路における出力ドライバ
回路内に組込むことが可能である。プシュプル出力ドラ
イバの場合には、制御回路がプレチャージ信号に応答し
且つ前のデータ状態に応答して制御され、従ってプレチ
ャージ期間中に前のデータ状態に対向するドライバトラ
ンジスタのみがイネーブルされ、プレチャージ期間中に
両方のドライバトランジスタがターンオンされることか
ら発生される場合のあるクローバー電流及び発振を防止
している。前のデータ状態はラッチされ、従ってドライ
バトランジスタのうちの何れがプレチャージ期間中にイ
ネーブルするかの選択は端子のプレチャージ状態に依存
するものではない。出力端子の状態をモニタするために
ゲート型シュミットトリガが使用され、従ってプレチャ
ージは所望の電圧において終了され且つノイズカップリ
ングに起因する発振を除去している。更に、ドライバト
ランジスタのゲートは出力端子自身における電圧により
プレチャージ期間中にバイアスされ、従ってプレチャー
ジ用ドライバトランジスタは、プレチャージ電圧の迅速
なるオーバーシュートが発生する場合にターンオフされ
る。
ける前のデータ状態と対向するメインドライバトランジ
スタをターンオンする制御回路により例えばメモリ又は
マイクロプロセサなどの集積回路における出力ドライバ
回路内に組込むことが可能である。プシュプル出力ドラ
イバの場合には、制御回路がプレチャージ信号に応答し
且つ前のデータ状態に応答して制御され、従ってプレチ
ャージ期間中に前のデータ状態に対向するドライバトラ
ンジスタのみがイネーブルされ、プレチャージ期間中に
両方のドライバトランジスタがターンオンされることか
ら発生される場合のあるクローバー電流及び発振を防止
している。前のデータ状態はラッチされ、従ってドライ
バトランジスタのうちの何れがプレチャージ期間中にイ
ネーブルするかの選択は端子のプレチャージ状態に依存
するものではない。出力端子の状態をモニタするために
ゲート型シュミットトリガが使用され、従ってプレチャ
ージは所望の電圧において終了され且つノイズカップリ
ングに起因する発振を除去している。更に、ドライバト
ランジスタのゲートは出力端子自身における電圧により
プレチャージ期間中にバイアスされ、従ってプレチャー
ジ用ドライバトランジスタは、プレチャージ電圧の迅速
なるオーバーシュートが発生する場合にターンオフされ
る。
【００１２】
【実施例】図２を参照して、本発明を組込むことの可能
な集積回路の一例について説明する。図２はメモリ１、
特にスタチックランダムアクセスメモリ（ＳＲＡＭ）を
示しているが、勿論、デジタル信号が提供される出力端
を具備する任意のタイプの集積回路、特に高速のスイッ
チング速度で同時的にデータを提供する複数個の出力端
を具備する何れのタイプの集積回路も本発明の利点を享
受することが可能である。この様な集積回路としては、
メモリ回路、例えばマイクロプロセサ、ロジックアレイ
などの論理回路、及びその他のデジタルデータ処理又は
通信回路を包含するものである。
な集積回路の一例について説明する。図２はメモリ１、
特にスタチックランダムアクセスメモリ（ＳＲＡＭ）を
示しているが、勿論、デジタル信号が提供される出力端
を具備する任意のタイプの集積回路、特に高速のスイッ
チング速度で同時的にデータを提供する複数個の出力端
を具備する何れのタイプの集積回路も本発明の利点を享
受することが可能である。この様な集積回路としては、
メモリ回路、例えばマイクロプロセサ、ロジックアレイ
などの論理回路、及びその他のデジタルデータ処理又は
通信回路を包含するものである。
【００１３】メモリ１は行及び列の形態に配列された複
数個のメモリセルからなるアレイ２を有している。メモ
リ１は、アドレス端子Ａ0 乃至Ａn を有しており、そこ
において、各サイクルにおいて選択されるべきメモリ位
置に対応するデジタルアドレスが受取られ、従来のアド
レスバッファ（不図示）がアドレス端子Ａにおいて提供
されるアドレス信号を受取り且つその受取ったアドレス
信号をアドレスバスＡＤＤＲ上に送給する。行アドレス
バスＲＯＷはアドレスバスＡＤＤＲを介してあるアドレ
スビットを行デコーダ２４へ送給し、且つ列アドレスバ
スＣＯＬはアドレスバスからの残りのアドレスビットを
センスアンプ及び列デコーダ２６へ送給する。従って、
行デコーダ２４がバスＲＯＷ上の行アドレス信号に従っ
て選択した行をイネーブルさせ、且つセンスアンプ２６
が列バスＣＯＬ上の値に従ってメモリセルの一つ又はそ
れ以上を選択することにより、従来の態様で一つ又はそ
れ以上のメモリセルが選択される。
数個のメモリセルからなるアレイ２を有している。メモ
リ１は、アドレス端子Ａ0 乃至Ａn を有しており、そこ
において、各サイクルにおいて選択されるべきメモリ位
置に対応するデジタルアドレスが受取られ、従来のアド
レスバッファ（不図示）がアドレス端子Ａにおいて提供
されるアドレス信号を受取り且つその受取ったアドレス
信号をアドレスバスＡＤＤＲ上に送給する。行アドレス
バスＲＯＷはアドレスバスＡＤＤＲを介してあるアドレ
スビットを行デコーダ２４へ送給し、且つ列アドレスバ
スＣＯＬはアドレスバスからの残りのアドレスビットを
センスアンプ及び列デコーダ２６へ送給する。従って、
行デコーダ２４がバスＲＯＷ上の行アドレス信号に従っ
て選択した行をイネーブルさせ、且つセンスアンプ２６
が列バスＣＯＬ上の値に従ってメモリセルの一つ又はそ
れ以上を選択することにより、従来の態様で一つ又はそ
れ以上のメモリセルが選択される。
【００１４】この実施例においては、メモリ１は読取り
／書込みメモリであり且つ８個の共通入力／出力端子Ｄ
Ｑ0 乃至ＤＱ7 を有している。入力／出力回路３０は書
込み動作においてそこから入力データを受取り且つ読取
り動作においてそこへデータを提供するために端子ＤＱ
0 乃至ＤＱ7 へ接続されている。読取り又は書込み動作
の選択は、タイミング・制御回路２７により受取られる
端子Ｒ／Ｗにおいて表わされる。タイミング・制御回路
２７により受取られるその他の従来のタイプの制御信号
は、端子ＣＥにおけるチップイネーブル信号、端子ＯＤ
における出力ディスエーブル信号を包含している。タイ
ミング・制御回路２７はそれが受取る信号に基づいて種
々の内部制御信号を発生し、且つ制御バスＣＢＵＳ上に
おけるこれらの発生された信号を入力／出力回路３０、
センスアンプ及び列デコーダ２６、行デコーダ２４、及
びその他のメモリ１内の回路へ送給し、従来の態様で制
御を行なう。
／書込みメモリであり且つ８個の共通入力／出力端子Ｄ
Ｑ0 乃至ＤＱ7 を有している。入力／出力回路３０は書
込み動作においてそこから入力データを受取り且つ読取
り動作においてそこへデータを提供するために端子ＤＱ
0 乃至ＤＱ7 へ接続されている。読取り又は書込み動作
の選択は、タイミング・制御回路２７により受取られる
端子Ｒ／Ｗにおいて表わされる。タイミング・制御回路
２７により受取られるその他の従来のタイプの制御信号
は、端子ＣＥにおけるチップイネーブル信号、端子ＯＤ
における出力ディスエーブル信号を包含している。タイ
ミング・制御回路２７はそれが受取る信号に基づいて種
々の内部制御信号を発生し、且つ制御バスＣＢＵＳ上に
おけるこれらの発生された信号を入力／出力回路３０、
センスアンプ及び列デコーダ２６、行デコーダ２４、及
びその他のメモリ１内の回路へ送給し、従来の態様で制
御を行なう。
【００１５】本願出願人に譲渡されている１９９０年９
月２６日付で出願された米国特許出願第５８８，６０１
号は、上述したものよりもより詳細に最近のＳＲＡＭ装
置の一例を説明している。しかしながら、上述した説明
は、当業者が、任意のタイプの集積回路において本発明
の効果を発生するように本発明を実施することが可能で
あるようにするための十分な情報を与えるものである。
月２６日付で出願された米国特許出願第５８８，６０１
号は、上述したものよりもより詳細に最近のＳＲＡＭ装
置の一例を説明している。しかしながら、上述した説明
は、当業者が、任意のタイプの集積回路において本発明
の効果を発生するように本発明を実施することが可能で
あるようにするための十分な情報を与えるものである。
【００１６】公知の如く、ほとんどの集積回路の内部回
路は幾つかのシーケンシャル即ち同期的内部動作を有し
ており、そうであるから、例えばクロックなどのタイミ
ング信号が動作を制御するために多くのタイプの回路に
おいて使用されている。例えば、以下に説明する本発明
の実施例に基づく出力ドライバの動作を包含する図２の
ＳＲＡＭメモリ１の内部動作を制御するためのタイミン
グ信号は、アドレス遷移検知（ＡＴＤ）回路２８により
発生される。ＡＴＤ回路２８は、アドレス線Ａ0 乃至Ａ
n 、又はバッファした後のアドレスバスＡＤＤＲのライ
ン（線）の状態をモニタし、且つモニタされるラインの
一つ又はそれ以上においての遷移の検知に応答してライ
ンＡＴＤ上にパルスを発生する公知のタイプの回路であ
る。例えばチップイネーブル、読取り／書込み及びデー
タ入力端子などのその他の入力端子は、同様に、ＡＴＤ
回路２８によりモニタすることが可能であり、且つそこ
における遷移に応答してラインＡＴＤ上に信号が発生さ
れる。端子Ａ0 乃至Ａn へ接続されたアドレスバッファ
（不図示）と結合して動作するＡＴＤ回路２８の好適な
例は、本願出願人に譲渡されている１９９０年１０月２
２日付で出願された米国特許出願第６０１，２８７号に
記載されている。ラインＡＴＤ上のパルスは行デコーダ
２４及びセンスアンプ・列デコーダ２６へ送給され、従
来の態様でその制御を行なう。ラインＡＴＤは、更に、
従来の態様で読取り動作及び書込み動作を制御し且つ以
下に説明する態様で端子ＤＱ0 乃至ＤＱ7 に出力データ
を供給することを制御するための入力／出力回路３０へ
接続している。
路は幾つかのシーケンシャル即ち同期的内部動作を有し
ており、そうであるから、例えばクロックなどのタイミ
ング信号が動作を制御するために多くのタイプの回路に
おいて使用されている。例えば、以下に説明する本発明
の実施例に基づく出力ドライバの動作を包含する図２の
ＳＲＡＭメモリ１の内部動作を制御するためのタイミン
グ信号は、アドレス遷移検知（ＡＴＤ）回路２８により
発生される。ＡＴＤ回路２８は、アドレス線Ａ0 乃至Ａ
n 、又はバッファした後のアドレスバスＡＤＤＲのライ
ン（線）の状態をモニタし、且つモニタされるラインの
一つ又はそれ以上においての遷移の検知に応答してライ
ンＡＴＤ上にパルスを発生する公知のタイプの回路であ
る。例えばチップイネーブル、読取り／書込み及びデー
タ入力端子などのその他の入力端子は、同様に、ＡＴＤ
回路２８によりモニタすることが可能であり、且つそこ
における遷移に応答してラインＡＴＤ上に信号が発生さ
れる。端子Ａ0 乃至Ａn へ接続されたアドレスバッファ
（不図示）と結合して動作するＡＴＤ回路２８の好適な
例は、本願出願人に譲渡されている１９９０年１０月２
２日付で出願された米国特許出願第６０１，２８７号に
記載されている。ラインＡＴＤ上のパルスは行デコーダ
２４及びセンスアンプ・列デコーダ２６へ送給され、従
来の態様でその制御を行なう。ラインＡＴＤは、更に、
従来の態様で読取り動作及び書込み動作を制御し且つ以
下に説明する態様で端子ＤＱ0 乃至ＤＱ7 に出力データ
を供給することを制御するための入力／出力回路３０へ
接続している。
【００１７】ＡＴＤ回路２８により発生されるタイミン
グ信号の別の例として、外部的に発生されたクロック信
号をメモリ１へ印加し、それを同期的な態様で制御する
ことが可能である。この場合には、公知の如く、この様
な外部クロック信号はメモリサイクルの開始及び期間を
制御する。
グ信号の別の例として、外部的に発生されたクロック信
号をメモリ１へ印加し、それを同期的な態様で制御する
ことが可能である。この場合には、公知の如く、この様
な外部クロック信号はメモリサイクルの開始及び期間を
制御する。
【００１８】次に、図３を参照して、端子ＤＱのうちの
一つを駆動するために入力／出力回路３０内に設けられ
ており且つ本発明の好適実施例に基づいて構成された出
力ドライバについて詳細に説明する。勿論、メモリ１内
の各端子ＤＱに対し同様のドライバが設けられている。
図２のメモリ１内の端子ＤＱは共通入力／出力端子であ
り、書込みサイクル期間中にデータを受取り且つ読取り
サイクル期間中にデータを提供するものであり、従来の
入力回路が従来の態様で図３の出力ドライバ回路へ並列
的に接続されている。説明の便宜上、入力及び付随する
書込み回路は図３には示していない。更に、本発明は、
専用の出力端子を具備する集積回路にも適用可能であり
且つ同等の効果が得られるものである。
一つを駆動するために入力／出力回路３０内に設けられ
ており且つ本発明の好適実施例に基づいて構成された出
力ドライバについて詳細に説明する。勿論、メモリ１内
の各端子ＤＱに対し同様のドライバが設けられている。
図２のメモリ１内の端子ＤＱは共通入力／出力端子であ
り、書込みサイクル期間中にデータを受取り且つ読取り
サイクル期間中にデータを提供するものであり、従来の
入力回路が従来の態様で図３の出力ドライバ回路へ並列
的に接続されている。説明の便宜上、入力及び付随する
書込み回路は図３には示していない。更に、本発明は、
専用の出力端子を具備する集積回路にも適用可能であり
且つ同等の効果が得られるものである。
【００１９】本発明のこの実施例によれば、図１に示し
た場合における如く、端子ＤＱはＣＭＯＳプシュプルド
ライバにより駆動される。そうであるから、端子ＤＱは
Ｐチャンネルプルアップトランジスタ１２及びＮチャン
ネルプルダウントランジスタ１４のドレインへ接続して
いる。トランジスタ１２及び１４のソースは、それぞ
れ、Ｖcc及びＶss（即ち、接地）へ接続している。プル
アップトランジスタのゲートは、ラインＰを介して、プ
ルアップ制御回路４０ｕにより駆動され、且つプルダウ
ントランジスタ１４のゲートはラインＮを介してプルダ
ウン制御回路４０ｄにより駆動される。
た場合における如く、端子ＤＱはＣＭＯＳプシュプルド
ライバにより駆動される。そうであるから、端子ＤＱは
Ｐチャンネルプルアップトランジスタ１２及びＮチャン
ネルプルダウントランジスタ１４のドレインへ接続して
いる。トランジスタ１２及び１４のソースは、それぞ
れ、Ｖcc及びＶss（即ち、接地）へ接続している。プル
アップトランジスタのゲートは、ラインＰを介して、プ
ルアップ制御回路４０ｕにより駆動され、且つプルダウ
ントランジスタ１４のゲートはラインＮを介してプルダ
ウン制御回路４０ｄにより駆動される。
【００２０】ＣＭＯＳプシュプルドライバについてここ
で説明するが、本発明の全利点は、勿論、例えば両方の
トランジスタがＮチャンネル又はＰチャンネルであるよ
うなその他のプシュプルドライバ形態においてうること
も可能である。更に、プシュプルドライバにおける本発
明の構成は、特に、何れのデータ状態からも出力のプレ
チャージを与えるので有益的なものであるが、受動的な
プルアップ装置、バイポーラドライバトランジスタ、又
は例えばオープンドレイン又はオープンコレクタドライ
バなどの形態のものを使用するものを包含するその他の
出力ドライバ構成も本発明の利点をうることが可能であ
る。勿論、これらの変形例においてドライバトランジス
タを制御する信号の極性は、ＣＭＯＳプシュプルドライ
バの場合に対する本明細書に記載したものと異なる場合
がある。
で説明するが、本発明の全利点は、勿論、例えば両方の
トランジスタがＮチャンネル又はＰチャンネルであるよ
うなその他のプシュプルドライバ形態においてうること
も可能である。更に、プシュプルドライバにおける本発
明の構成は、特に、何れのデータ状態からも出力のプレ
チャージを与えるので有益的なものであるが、受動的な
プルアップ装置、バイポーラドライバトランジスタ、又
は例えばオープンドレイン又はオープンコレクタドライ
バなどの形態のものを使用するものを包含するその他の
出力ドライバ構成も本発明の利点をうることが可能であ
る。勿論、これらの変形例においてドライバトランジス
タを制御する信号の極性は、ＣＭＯＳプシュプルドライ
バの場合に対する本明細書に記載したものと異なる場合
がある。
【００２１】本発明のこの実施例によれば、端子ＤＱ
が、制御回路４０ｕ，４０ｄにより制御される態様で、
従来のデータ状態に依存して、Ｐチャンネルプルアップ
トランジスタ１２及びＮチャンネルプルダウントランジ
スタ１４の一方によりプレチャージされる。制御回路４
０ｕ，４０ｄの各々は、直列抵抗３１及びダイオード３
３（そのアノードは端子ＤＱへ接続しており且つそのカ
ソードはＶccへ接続している）のＥＳＤ保護回路を介し
て端子ＤＱへ接続されているノードＤＱ′を受取り、以
下に説明する如く、ドライバトランジスタ１２，１４の
一方をプレチャージするゲートは、ノードＤＱ′により
バイアスされ、プレチャージ動作におけるオーバーシュ
ートを回避する。抵抗３１及びダイオード３３のＥＳＤ
保護回路は、制御回路４０ｕ，４０ｄ内の比較的小型の
トランジスタを、大型のドライバトランジスタ１２，１
４が十分に迅速に応答することのできないようなＥＳＤ
イベントから保護している。
が、制御回路４０ｕ，４０ｄにより制御される態様で、
従来のデータ状態に依存して、Ｐチャンネルプルアップ
トランジスタ１２及びＮチャンネルプルダウントランジ
スタ１４の一方によりプレチャージされる。制御回路４
０ｕ，４０ｄの各々は、直列抵抗３１及びダイオード３
３（そのアノードは端子ＤＱへ接続しており且つそのカ
ソードはＶccへ接続している）のＥＳＤ保護回路を介し
て端子ＤＱへ接続されているノードＤＱ′を受取り、以
下に説明する如く、ドライバトランジスタ１２，１４の
一方をプレチャージするゲートは、ノードＤＱ′により
バイアスされ、プレチャージ動作におけるオーバーシュ
ートを回避する。抵抗３１及びダイオード３３のＥＳＤ
保護回路は、制御回路４０ｕ，４０ｄ内の比較的小型の
トランジスタを、大型のドライバトランジスタ１２，１
４が十分に迅速に応答することのできないようなＥＳＤ
イベントから保護している。
【００２２】ゲート型シュミットトリガ４２ｕはライン
ＳＰ上においてプルアップ制御回路４０ｕへ制御信号を
発生し、同様に、ゲート型シュミットトリガ４２ｄはラ
インＳＮ上をプルダウン制御回路４０ｄへ制御信号を発
生する。プルアップ制御回路４０ｕは、更に、出力ディ
スエーブル線ＯＤ（インバータ４５による反転の後）か
ら及びデータ線ＮＤから入力を受取り、同様に、プルダ
ウン制御回路４０ｄは、出力ディスエーブル線ＯＤから
及びデータ線ＮＤから付加的な入力を受取る。データ線
ＮＤはセンスアンプ及び列デコーダ２６により発生さ
れ、従って現在のメモリサイクルにおいて選択され且つ
データ端子ＤＱと関連するメモリセルの内容に対応する
信号を担持する。以下に更に詳細に説明する如く、制御
回路４０ｕ，４０ｄは適切なバイアス電圧をドライバト
ランジスタ１２，１４のゲートへ印加し、イネーブルさ
れた場合に、該信号に対応する出力データ状態をライン
ＮＤ上に提供し、且つイネーブルされない場合には、端
子ＤＱを高インピーダンス状態とさせる。以下に説明す
る如く、制御回路４０ｕ，４０ｄは、更に、端子ＤＱの
プレチャージを行なうために、端子ＤＱにおける前のデ
ータ状態に対向してドライバトランジスタ１２，１４の
一方のゲートを制御する。
ＳＰ上においてプルアップ制御回路４０ｕへ制御信号を
発生し、同様に、ゲート型シュミットトリガ４２ｄはラ
インＳＮ上をプルダウン制御回路４０ｄへ制御信号を発
生する。プルアップ制御回路４０ｕは、更に、出力ディ
スエーブル線ＯＤ（インバータ４５による反転の後）か
ら及びデータ線ＮＤから入力を受取り、同様に、プルダ
ウン制御回路４０ｄは、出力ディスエーブル線ＯＤから
及びデータ線ＮＤから付加的な入力を受取る。データ線
ＮＤはセンスアンプ及び列デコーダ２６により発生さ
れ、従って現在のメモリサイクルにおいて選択され且つ
データ端子ＤＱと関連するメモリセルの内容に対応する
信号を担持する。以下に更に詳細に説明する如く、制御
回路４０ｕ，４０ｄは適切なバイアス電圧をドライバト
ランジスタ１２，１４のゲートへ印加し、イネーブルさ
れた場合に、該信号に対応する出力データ状態をライン
ＮＤ上に提供し、且つイネーブルされない場合には、端
子ＤＱを高インピーダンス状態とさせる。以下に説明す
る如く、制御回路４０ｕ，４０ｄは、更に、端子ＤＱの
プレチャージを行なうために、端子ＤＱにおける前のデ
ータ状態に対向してドライバトランジスタ１２，１４の
一方のゲートを制御する。
【００２３】上述した如く、制御回路４０ｕ，４０ｄは
本願出願人に譲渡されており１９９０年１０月２２日付
で出願された米国特許出願第６０１，２８８号に記載さ
れる如き態様で、ノードＰＮＡＮＤ，ＧＮＡＮＤ，ＰＮ
ＯＲ，ＧＮＯＲによりバイアスされる。
本願出願人に譲渡されており１９９０年１０月２２日付
で出願された米国特許出願第６０１，２８８号に記載さ
れる如き態様で、ノードＰＮＡＮＤ，ＧＮＡＮＤ，ＰＮ
ＯＲ，ＧＮＯＲによりバイアスされる。
【００２４】ゲート型シュミットトリガ４２ｕ，４２ｄ
は、上述した如く、ラインＳＰ，ＳＮ上に制御信号を発
生する。以下の説明からより明らかになる如く、この実
施例においては、前の低論理レベルからプレチャージ期
間中にラインＳＰ上に高論理レベルが発生され、且つ前
の高論理レベルからプレチャージ期間中にラインＳＮ上
に低論理レベルが発生される。端子ＤＱが適切な電圧に
プレチャージされると（且つ非プレチャージ動作期間中
においても）、ラインＳＰは低状態であり且つラインＳ
Ｎは高状態である。この動作を実施するために、端子Ｄ
Ｑは内部的にゲート型シュミットトリガ４２ｕ，４２ｄ
の各々へ接続しており、従ってゲート型シュミットトリ
ガ４２ｕ，４２ｄは、以下に説明する如く、端子ＤＱの
プレチャージ動作をモニタし且つ終了させる。
は、上述した如く、ラインＳＰ，ＳＮ上に制御信号を発
生する。以下の説明からより明らかになる如く、この実
施例においては、前の低論理レベルからプレチャージ期
間中にラインＳＰ上に高論理レベルが発生され、且つ前
の高論理レベルからプレチャージ期間中にラインＳＮ上
に低論理レベルが発生される。端子ＤＱが適切な電圧に
プレチャージされると（且つ非プレチャージ動作期間中
においても）、ラインＳＰは低状態であり且つラインＳ
Ｎは高状態である。この動作を実施するために、端子Ｄ
Ｑは内部的にゲート型シュミットトリガ４２ｕ，４２ｄ
の各々へ接続しており、従ってゲート型シュミットトリ
ガ４２ｕ，４２ｄは、以下に説明する如く、端子ＤＱの
プレチャージ動作をモニタし且つ終了させる。
【００２５】端子ＤＱは、更に、前サイクルデータラッ
チ４６の入力端へ接続しており、前のメモリサイクル期
間中に端子ＤＱの出力状態を格納する。前サイクルデー
タラッチ４６はチップイネーブル補元線ＣＥＣ上のチッ
プイネーブル信号によりイネーブルされ、且つラインＧ
ＥＱによりクロック動作される。ラインＧＥＱ上の低論
理レベルは、ラインＡＴＤ上のパルスに応答してＧＥＱ
発生器４４により発生され、新たなメモリサイクルの開
始時においてアドレス遷移が検知されたことを表わし、
そのプレチャージ動作の期間中に亘り低状態に止どま
る。ラインＧＥＱ、及び前サイクルデータラッチ４６の
出力端からの補元データ線ＤＬＴＣＨＣは、各々、以下
に説明する態様でゲート型シュミットトリガ４２ｕ，４
２ｄを制御する。
チ４６の入力端へ接続しており、前のメモリサイクル期
間中に端子ＤＱの出力状態を格納する。前サイクルデー
タラッチ４６はチップイネーブル補元線ＣＥＣ上のチッ
プイネーブル信号によりイネーブルされ、且つラインＧ
ＥＱによりクロック動作される。ラインＧＥＱ上の低論
理レベルは、ラインＡＴＤ上のパルスに応答してＧＥＱ
発生器４４により発生され、新たなメモリサイクルの開
始時においてアドレス遷移が検知されたことを表わし、
そのプレチャージ動作の期間中に亘り低状態に止どま
る。ラインＧＥＱ、及び前サイクルデータラッチ４６の
出力端からの補元データ線ＤＬＴＣＨＣは、各々、以下
に説明する態様でゲート型シュミットトリガ４２ｕ，４
２ｄを制御する。
【００２６】前サイクルデータラッチ４６の構成及び動
作について図４を参照して詳細に説明する。前サイクル
データラッチ４６におけるＯＲ機能部５８は、その入力
端において端子ＤＱ及びチップイネーブル補元線ＣＥＣ
（それは、低論理レベルでチップイネーブルを表わす）
を受取っており、ＯＲ機能部５８の出力端はパスゲート
５４の一方の側へ結合されている。ラインＧＥＱは、チ
ップイネーブル補元線ＣＥＣと共に、ＯＲゲート５６の
入力端へ接続している。ＯＲゲート５６は、その中にお
いて特定された遅延を有しており（又は、従来のＯＲゲ
ートの出力端に接続した遅延段により構成される）、以
下に説明する如く、端子ＤＱにおける状態の適切な制御
及びラッチング動作を行なう。ＯＲゲート５６の出力端
は、インバータ５９により相補的な態様で、相補的パス
ゲート５２及び相補的パスゲート５４のゲートへ接続し
ており、従って、ＯＲゲート５６の出力が低状態である
ことに応答してパスゲート５２は導通状態であり且つパ
スゲート５４は非導通状態であり、且つ、ＯＲゲート５
６の出力が高状態であることに応答して、パスゲート５
４は導通状態であり且つパスゲート５２は非導通状態で
ある。
作について図４を参照して詳細に説明する。前サイクル
データラッチ４６におけるＯＲ機能部５８は、その入力
端において端子ＤＱ及びチップイネーブル補元線ＣＥＣ
（それは、低論理レベルでチップイネーブルを表わす）
を受取っており、ＯＲ機能部５８の出力端はパスゲート
５４の一方の側へ結合されている。ラインＧＥＱは、チ
ップイネーブル補元線ＣＥＣと共に、ＯＲゲート５６の
入力端へ接続している。ＯＲゲート５６は、その中にお
いて特定された遅延を有しており（又は、従来のＯＲゲ
ートの出力端に接続した遅延段により構成される）、以
下に説明する如く、端子ＤＱにおける状態の適切な制御
及びラッチング動作を行なう。ＯＲゲート５６の出力端
は、インバータ５９により相補的な態様で、相補的パス
ゲート５２及び相補的パスゲート５４のゲートへ接続し
ており、従って、ＯＲゲート５６の出力が低状態である
ことに応答してパスゲート５２は導通状態であり且つパ
スゲート５４は非導通状態であり、且つ、ＯＲゲート５
６の出力が高状態であることに応答して、パスゲート５
４は導通状態であり且つパスゲート５２は非導通状態で
ある。
【００２７】インバータ４８，５０が交差結合形態で結
合されており電位ラッチを形成しており、この場合にお
いては、インバータ４８の出力端がデータ補元線ＤＬＴ
ＣＨＣを駆動する。相補的パスゲート５４がＯＲゲート
５８の出力端とラッチインバータ４８の入力端との間に
結合されており、一方相補的パスゲート５２がインバー
タ５０の出力端とインバータ４８の入力端との間におい
てフィードバックループの形態で結合されている。
合されており電位ラッチを形成しており、この場合にお
いては、インバータ４８の出力端がデータ補元線ＤＬＴ
ＣＨＣを駆動する。相補的パスゲート５４がＯＲゲート
５８の出力端とラッチインバータ４８の入力端との間に
結合されており、一方相補的パスゲート５２がインバー
タ５０の出力端とインバータ４８の入力端との間におい
てフィードバックループの形態で結合されている。
【００２８】動作について説明すると、メモリ１がイネ
ーブルされない場合（即ち、チップイネーブル補元線Ｃ
ＥＣが高状態）、ＯＲゲート５６の出力端及びＯＲゲー
ト５８の出力端は両方とも強制的に高状態とされる。従
って、パスゲート５４は強制的にオンとされ且つパスゲ
ート５２は強制的にオフ状態とされ、従ってインバータ
４８，５０によりラッチされる状態はＯＲゲート５８
（それは、この実施例においてはｄｏｎ’ｔ ｃａｒｅ
（無関心）状態である）からの高論理レベルを受取る。
メモリ１がイネーブルされると（即ち、ラインＣＥＣが
低状態）、ＯＲゲート５６の出力はラインＧＥＱの状態
に依存し、且つＯＲゲート５８の出力は端子ＤＱの状態
に依存する。
ーブルされない場合（即ち、チップイネーブル補元線Ｃ
ＥＣが高状態）、ＯＲゲート５６の出力端及びＯＲゲー
ト５８の出力端は両方とも強制的に高状態とされる。従
って、パスゲート５４は強制的にオンとされ且つパスゲ
ート５２は強制的にオフ状態とされ、従ってインバータ
４８，５０によりラッチされる状態はＯＲゲート５８
（それは、この実施例においてはｄｏｎ’ｔ ｃａｒｅ
（無関心）状態である）からの高論理レベルを受取る。
メモリ１がイネーブルされると（即ち、ラインＣＥＣが
低状態）、ＯＲゲート５６の出力はラインＧＥＱの状態
に依存し、且つＯＲゲート５８の出力は端子ＤＱの状態
に依存する。
【００２９】メモリ１がイネーブルされる時間期間中で
且つ新たなサイクルの開始に応答してラインＧＥＱが低
論理レベルへ移行する前に（例えば、ＡＴＤ回路２８か
らのラインＡＴＤ上のパルスがアドレス遷移の検知を表
わす）、ＯＲゲート５６の出力は高状態であり、従って
パスゲート５４がオンであり且つパスゲート５２はオフ
である。従って、端子ＤＱの状態はＯＲゲート５８及び
インバータ４８を介してデータ補元線ＤＬＴＣＨＣへ通
過する（従って、ラインＤＬＴＣＨＣは端子ＤＱの状態
の論理的補元を提供する）。上述した如く、ラインＧＥ
Ｑは、例えば、アドレス遷移を表わすＡＴＤ回路２８か
らのラインＡＴＤ上のパルスに応答して、サイクルの開
始時においてプレチャージが行なわれるべき時間などの
期間中に低論理レベルにある。従って、ラインＧＥＱ
は、それが低状態に止どまる時間期間中、出力プレチャ
ージをイネーブル即ち動作可能状態とさせる。従って、
そこにおける特定した遅延の経過後、ＯＲゲート５６
は、プレチャージ動作期間中に、パスゲート５２をター
ンオンし且つパスゲート５４をターンオフする。ＯＲゲ
ート５８は、イネーブルされた場合に、端子ＤＱの状態
に応答するので、パスゲート５４がＯＲゲート５６によ
り一度ターンオフされると、端子ＤＱにおいて存在する
データ状態（前のサイクルから）がインバータ４８，５
０によりラッチされ、フィードバック接続がパスゲート
５２により完成される。従って、データ補元線ＤＬＴＣ
ＨＣの状態は前のサイクルにおける端子ＤＱの論理レベ
ルの補元のまま止どまり、以下に説明する如く、端子Ｄ
Ｑのプレチャージにより影響されることはない。
且つ新たなサイクルの開始に応答してラインＧＥＱが低
論理レベルへ移行する前に（例えば、ＡＴＤ回路２８か
らのラインＡＴＤ上のパルスがアドレス遷移の検知を表
わす）、ＯＲゲート５６の出力は高状態であり、従って
パスゲート５４がオンであり且つパスゲート５２はオフ
である。従って、端子ＤＱの状態はＯＲゲート５８及び
インバータ４８を介してデータ補元線ＤＬＴＣＨＣへ通
過する（従って、ラインＤＬＴＣＨＣは端子ＤＱの状態
の論理的補元を提供する）。上述した如く、ラインＧＥ
Ｑは、例えば、アドレス遷移を表わすＡＴＤ回路２８か
らのラインＡＴＤ上のパルスに応答して、サイクルの開
始時においてプレチャージが行なわれるべき時間などの
期間中に低論理レベルにある。従って、ラインＧＥＱ
は、それが低状態に止どまる時間期間中、出力プレチャ
ージをイネーブル即ち動作可能状態とさせる。従って、
そこにおける特定した遅延の経過後、ＯＲゲート５６
は、プレチャージ動作期間中に、パスゲート５２をター
ンオンし且つパスゲート５４をターンオフする。ＯＲゲ
ート５８は、イネーブルされた場合に、端子ＤＱの状態
に応答するので、パスゲート５４がＯＲゲート５６によ
り一度ターンオフされると、端子ＤＱにおいて存在する
データ状態（前のサイクルから）がインバータ４８，５
０によりラッチされ、フィードバック接続がパスゲート
５２により完成される。従って、データ補元線ＤＬＴＣ
ＨＣの状態は前のサイクルにおける端子ＤＱの論理レベ
ルの補元のまま止どまり、以下に説明する如く、端子Ｄ
Ｑのプレチャージにより影響されることはない。
【００３０】次に、図５を参照して、ゲート型シュミッ
トトリガ４２ｕ，４２ｄの構成及び動作について説明す
る。シュミットトリガは本発明の好適実施例において使
用されているが、勿論、その他のレベル検知器回路を代
替的に使用することが可能である。ゲート型シュミット
トリガ４２ｕはＡＮＤゲート６０を有しており、それは
その出力でラインＳＰを駆動する。逆に、ゲート型シュ
ミットトリガ４２ｄはＯＲゲート６２を有しており、そ
れは、その出力でラインＳＮを駆動する。図３に示した
如く、ラインＰ，ＰＳＲＣ及びＮ，ＮＳＲＣ上にレベル
を発生する場合に使用するために、ラインＳＰ，ＳＮが
制御回路４０ｕ，４０ｄへ接続している。
トトリガ４２ｕ，４２ｄの構成及び動作について説明す
る。シュミットトリガは本発明の好適実施例において使
用されているが、勿論、その他のレベル検知器回路を代
替的に使用することが可能である。ゲート型シュミット
トリガ４２ｕはＡＮＤゲート６０を有しており、それは
その出力でラインＳＰを駆動する。逆に、ゲート型シュ
ミットトリガ４２ｄはＯＲゲート６２を有しており、そ
れは、その出力でラインＳＮを駆動する。図３に示した
如く、ラインＰ，ＰＳＲＣ及びＮ，ＮＳＲＣ上にレベル
を発生する場合に使用するために、ラインＳＰ，ＳＮが
制御回路４０ｕ，４０ｄへ接続している。
【００３１】ゲート型シュミットトリガ４２ｕ及び４２
ｄの各々は、ラインＧＥＱ上においてプレチャージ信号
を受取り（シュミットトリガ４２ｄ用のインバータ４３
により反転されている）及びラインＤＱ上の端子ＤＱの
現在の状態を受取る。ゲート型シュミットトリガ４２
ｕ，４２ｄは、更に、ＡＮＤゲート６０及びＯＲゲート
６２のそれぞれの入力端においてデータ補元線ＤＬＴＣ
ＨＣ上の前サイクルデータラッチ４６の出力を受取り、
それにより、ゲート型シュミットトリガ４２ｕ，４２ｄ
の何れか一方又は他方（両方ではない）の出力が前のサ
イクルからの端子ＤＱにおける論理レベルに従って、且
つ、従って、プレチャージの前の端子ＤＱの初期条件に
従ってイネーブルされる。
ｄの各々は、ラインＧＥＱ上においてプレチャージ信号
を受取り（シュミットトリガ４２ｄ用のインバータ４３
により反転されている）及びラインＤＱ上の端子ＤＱの
現在の状態を受取る。ゲート型シュミットトリガ４２
ｕ，４２ｄは、更に、ＡＮＤゲート６０及びＯＲゲート
６２のそれぞれの入力端においてデータ補元線ＤＬＴＣ
ＨＣ上の前サイクルデータラッチ４６の出力を受取り、
それにより、ゲート型シュミットトリガ４２ｕ，４２ｄ
の何れか一方又は他方（両方ではない）の出力が前のサ
イクルからの端子ＤＱにおける論理レベルに従って、且
つ、従って、プレチャージの前の端子ＤＱの初期条件に
従ってイネーブルされる。
【００３２】シュミットトリガ４２ｕは直列Ｐチャンネ
ルプルアップトランジスタ６１ｐ，６２，６４ｐを有し
ており、それらのソース／ドレイン経路はＶccへ直列接
続されており、且つ該シュミットトリガは更に並列Ｎチ
ャンネルプルダウントランジスタ６１ｎ，６４ｎを有し
ており、それらのソース／ドレイン経路は、従来のＮＯ
Ｒ態様で、接地へ並列接続されている。トランジスタ６
１ｎ，６１ｐのゲートはラインＧＥＱにより制御され、
トランジスタ６２，６４ｐ，６４ｎのゲートはラインＤ
Ｑにより制御される。トランジスタ６２，６４ｎ，６１
ｎのドレインが共通接続されているノードＳＵはＡＮＤ
ゲート６０の第一入力端へ接続している。そうであるか
ら、シュミットトリガ４２ｕはラインＧＥＱ及びＤＱの
ＮＯＲ機能を行なう。トランジスタ６６のソース／ドレ
イン経路をＶssとトランジスタ６２のソースとの間に並
列接続し、且つトランジスタ６６のゲートを出力ノード
ＳＵへ接続することにより、従来の態様でヒステリシス
がシュミットトリガ４２ｕ内において実現されている。
ルプルアップトランジスタ６１ｐ，６２，６４ｐを有し
ており、それらのソース／ドレイン経路はＶccへ直列接
続されており、且つ該シュミットトリガは更に並列Ｎチ
ャンネルプルダウントランジスタ６１ｎ，６４ｎを有し
ており、それらのソース／ドレイン経路は、従来のＮＯ
Ｒ態様で、接地へ並列接続されている。トランジスタ６
１ｎ，６１ｐのゲートはラインＧＥＱにより制御され、
トランジスタ６２，６４ｐ，６４ｎのゲートはラインＤ
Ｑにより制御される。トランジスタ６２，６４ｎ，６１
ｎのドレインが共通接続されているノードＳＵはＡＮＤ
ゲート６０の第一入力端へ接続している。そうであるか
ら、シュミットトリガ４２ｕはラインＧＥＱ及びＤＱの
ＮＯＲ機能を行なう。トランジスタ６６のソース／ドレ
イン経路をＶssとトランジスタ６２のソースとの間に並
列接続し、且つトランジスタ６６のゲートを出力ノード
ＳＵへ接続することにより、従来の態様でヒステリシス
がシュミットトリガ４２ｕ内において実現されている。
【００３３】動作について説明すると、シュミットトリ
ガ４２ｕはプレチャージ期間中（ラインＧＥＱが低状
態）にのみ端子ＤＱにおけるレベルに依存して動作し、
ラインＧＥＱ上の高論理レベルはＡＮＤゲート６０に対
し低論理レベルを強制的に提供し、従ってラインＳＰ
が、プレチャージ以外のサイクルの部分の期間中には低
状態であることを確保する。プレチャージ期間中（即
ち、ラインＧＥＱが低状態の間）、ゲート型シュミット
トリガ４２ｕが、データ補元線ＤＬＴＣＨＣが高状態に
ある場合に、ラインＳＰ上に高論理レベルを提供し（プ
レチャージをイネーブルし）、なぜならば、データ補元
線ＤＬＴＣＨＣ上の低論理レベル（即ち、前のサイクル
において高論理レベル出力が提供されている）がＡＮＤ
ゲート６０の出力を強制的に低状態とさせる。
ガ４２ｕはプレチャージ期間中（ラインＧＥＱが低状
態）にのみ端子ＤＱにおけるレベルに依存して動作し、
ラインＧＥＱ上の高論理レベルはＡＮＤゲート６０に対
し低論理レベルを強制的に提供し、従ってラインＳＰ
が、プレチャージ以外のサイクルの部分の期間中には低
状態であることを確保する。プレチャージ期間中（即
ち、ラインＧＥＱが低状態の間）、ゲート型シュミット
トリガ４２ｕが、データ補元線ＤＬＴＣＨＣが高状態に
ある場合に、ラインＳＰ上に高論理レベルを提供し（プ
レチャージをイネーブルし）、なぜならば、データ補元
線ＤＬＴＣＨＣ上の低論理レベル（即ち、前のサイクル
において高論理レベル出力が提供されている）がＡＮＤ
ゲート６０の出力を強制的に低状態とさせる。
【００３４】プレチャージ期間中（ラインＧＥＱが低状
態）及び端子ＤＱの前の状態が低状態（前サイクルデー
タラッチ４６によりラッチされ且つデータ補元線ＤＬＴ
ＣＨＣ上に高レベルとして提供されるので）、端子ＤＱ
における電圧は従来のシュミットトリガ態様においてラ
インＳＰの状態を制御する。ラインＤＱが接地電圧にあ
ると、Ｐチャンネルトランジスタ６４ｐ，６２（及びラ
インＧＥＱが低状態にあるためにトランジスタ６１ｐ）
がオン状態であり、ノードＳＵをＶccへプルし且つトラ
ンジスタ６６をターンオフする。図５を参照すると、ノ
ードＳＵにおける高レベルがラインＳＰ上に高レベルを
発生させ（即ち、データ補元線ＤＬＴＣＨＣが高状
態）、それは制御回路４０ｕを介してＰチャンネルプル
アップトランジスタ１２をターンオンすべくイネーブル
し、以下に説明する如く、端子ＤＱをＶccへ向けてプル
し、ラインＤＱのレベルをシュミットトリガ４２ｕへ上
昇させる。
態）及び端子ＤＱの前の状態が低状態（前サイクルデー
タラッチ４６によりラッチされ且つデータ補元線ＤＬＴ
ＣＨＣ上に高レベルとして提供されるので）、端子ＤＱ
における電圧は従来のシュミットトリガ態様においてラ
インＳＰの状態を制御する。ラインＤＱが接地電圧にあ
ると、Ｐチャンネルトランジスタ６４ｐ，６２（及びラ
インＧＥＱが低状態にあるためにトランジスタ６１ｐ）
がオン状態であり、ノードＳＵをＶccへプルし且つトラ
ンジスタ６６をターンオフする。図５を参照すると、ノ
ードＳＵにおける高レベルがラインＳＰ上に高レベルを
発生させ（即ち、データ補元線ＤＬＴＣＨＣが高状
態）、それは制御回路４０ｕを介してＰチャンネルプル
アップトランジスタ１２をターンオンすべくイネーブル
し、以下に説明する如く、端子ＤＱをＶccへ向けてプル
し、ラインＤＱのレベルをシュミットトリガ４２ｕへ上
昇させる。
【００３５】端子ＤＱにおける電圧がＮチャンネルトラ
ンジスタ６４ｎをターンオンさせるのに十分な電圧（例
えば、１．２Ｖの程度）に到達する時間において、ノー
ドＳＵは接地へ向けて放電し、ＡＮＤゲート６０をして
再度その出力端において低論理レベルを提供させ且つト
ランジスタ３２をターンオフさせる。以下に説明する如
く、このことは端子ＤＱのプレチャージを実効的に終了
させる。ノードＳＵが低状態であると、短絡用トランジ
スタ６６がオンし、従来のシュミットトリガ態様で伝達
特性内にヒステリシスを組込み、そうであるから、ノー
ドＳＵを再度高状態へプルするのに必要とされる端子Ｄ
Ｑのスイッチング電圧はそれがノードＳＵを放電させた
場合におけるよりも著しく低いものである（例えば、
０．３Ｖ以下の程度）。このことは、プレチャージ期間
中に、端子ＤＱにおけるノイズがトランジスタ３２を再
度ターンオンすることを防止し、且つ発振の蓋然性を減
少させている。
ンジスタ６４ｎをターンオンさせるのに十分な電圧（例
えば、１．２Ｖの程度）に到達する時間において、ノー
ドＳＵは接地へ向けて放電し、ＡＮＤゲート６０をして
再度その出力端において低論理レベルを提供させ且つト
ランジスタ３２をターンオフさせる。以下に説明する如
く、このことは端子ＤＱのプレチャージを実効的に終了
させる。ノードＳＵが低状態であると、短絡用トランジ
スタ６６がオンし、従来のシュミットトリガ態様で伝達
特性内にヒステリシスを組込み、そうであるから、ノー
ドＳＵを再度高状態へプルするのに必要とされる端子Ｄ
Ｑのスイッチング電圧はそれがノードＳＵを放電させた
場合におけるよりも著しく低いものである（例えば、
０．３Ｖ以下の程度）。このことは、プレチャージ期間
中に、端子ＤＱにおけるノイズがトランジスタ３２を再
度ターンオンすることを防止し、且つ発振の蓋然性を減
少させている。
【００３６】ゲート型シュミットトリガ４２ｄはゲート
型シュミットトリガ４２ｕと同様であるが逆の態様で構
成されており且つ動作する。ＯＲゲート６２は一つの入
力端においてデータ補元線ＤＬＴＣＨＣを受取り、その
他方の入力端においてノードＳＤを受取っており、且つ
その出力端においてノードＳＮを駆動し、プルダウント
ランジスタ１４によりプレチャージを制御する。Ｐチャ
ンネルプルアップトランジスタ６５ｐ及びＮチャンネル
プルダウントランジスタ６５ｎの各々は、それらのゲー
トをラインＧＥＱにより制御している（インバータ４３
により反転されている）。ソース／ドレイン経路をトラ
ンジスタ６５ｐと並列接続したＰチャンネルプルアップ
トランジスタ６７ｐ、及びソース／ドレイン経路が互い
に直列して且つトランジスタ６５ｎと直列接続されてい
るＮチャンネルプルダウントランジスタ６７ｎ及び６９
の各々は、それらのゲートを端子ＤＱにより制御してい
る。Ｐチャンネルトランジスタ６７ｐ及びＮチャンネル
トランジスタ６９のドレインへ接続されているノードＳ
ＤがＯＲゲート６２の入力端へ接続している。そうであ
るから、ノードＳＤは、実質的に、端子ＤＱと反転線Ｇ
ＥＱの論理的ＮＡＮＤである。Ｐチャンネルトランジス
タ６８は、そのゲートをノードＳＤへ接続しており、且
つそのソース／ドレイン経路をトランジスタ６７ｎのド
レインとＶccとの間に接続しており、シュミットトリガ
４２ｄの伝達特性内にヒステリシスを導入している。
型シュミットトリガ４２ｕと同様であるが逆の態様で構
成されており且つ動作する。ＯＲゲート６２は一つの入
力端においてデータ補元線ＤＬＴＣＨＣを受取り、その
他方の入力端においてノードＳＤを受取っており、且つ
その出力端においてノードＳＮを駆動し、プルダウント
ランジスタ１４によりプレチャージを制御する。Ｐチャ
ンネルプルアップトランジスタ６５ｐ及びＮチャンネル
プルダウントランジスタ６５ｎの各々は、それらのゲー
トをラインＧＥＱにより制御している（インバータ４３
により反転されている）。ソース／ドレイン経路をトラ
ンジスタ６５ｐと並列接続したＰチャンネルプルアップ
トランジスタ６７ｐ、及びソース／ドレイン経路が互い
に直列して且つトランジスタ６５ｎと直列接続されてい
るＮチャンネルプルダウントランジスタ６７ｎ及び６９
の各々は、それらのゲートを端子ＤＱにより制御してい
る。Ｐチャンネルトランジスタ６７ｐ及びＮチャンネル
トランジスタ６９のドレインへ接続されているノードＳ
ＤがＯＲゲート６２の入力端へ接続している。そうであ
るから、ノードＳＤは、実質的に、端子ＤＱと反転線Ｇ
ＥＱの論理的ＮＡＮＤである。Ｐチャンネルトランジス
タ６８は、そのゲートをノードＳＤへ接続しており、且
つそのソース／ドレイン経路をトランジスタ６７ｎのド
レインとＶccとの間に接続しており、シュミットトリガ
４２ｄの伝達特性内にヒステリシスを導入している。
【００３７】動作について説明すると、ＯＲゲート６２
は、データ補元線ＤＬＴＣＨＣ上の前のサイクルからの
ラッチされた出力が低状態である場合にのみ、ノードＳ
Ｄの状態に応答すべくイネーブルされ、端子ＤＱの初期
条件が高論理レベルにあることを表わす。更に、ノード
ＳＤの状態は、ラインＧＥＱが低論理レベルにある場合
に、プレチャージ期間中にのみ端子ＤＱにおける電圧に
応答するためにイネーブルされる。端子ＤＱが高論理レ
ベルにおいてプレチャージを開始する場合の実施例にお
いては、ノードＳＤは初期的に低論理レベルにあり、Ｏ
Ｒゲート６２をしてラインＳＮ上に低論理レベルを提供
し且つ、以下に説明する如く、プルダウントランジスタ
１４を介して、端子ＤＱのプレチャージをイネーブル即
ち動作可能状態とさせる。トランジスタ１４が端子ＤＱ
を低電圧へ放電させる場合に、シュミットトリガ４２ｄ
のスイッチングレベル以下において、トランジスタ６７
ｐがターンオンし且つトランジスタ６７ｎがターンオフ
し、これが発生する電圧の一例は２．０Ｖの程度であ
る。この電圧において、ノードＳＤはＶccへ向けてプル
アップされ、ＯＲゲート６２をして高レベル出力を提供
させ且つトランジスタ３４をターンオフさせる。更に、
ノードＳＤにおける高レベルはトランジスタ６８をター
ンオンし、従って端子ＤＱはノードＳＤが再度低状態へ
プルされるためには、例えば２．３Ｖの程度のより高い
電圧を超えねばならない。従って、ゲート型シュミット
トリガ４２ｄは、端子ＤＱ上のノイズに対しプレチャー
ジ期間中に免疫性を与え、従って出力発振の危険性を減
少させている。
は、データ補元線ＤＬＴＣＨＣ上の前のサイクルからの
ラッチされた出力が低状態である場合にのみ、ノードＳ
Ｄの状態に応答すべくイネーブルされ、端子ＤＱの初期
条件が高論理レベルにあることを表わす。更に、ノード
ＳＤの状態は、ラインＧＥＱが低論理レベルにある場合
に、プレチャージ期間中にのみ端子ＤＱにおける電圧に
応答するためにイネーブルされる。端子ＤＱが高論理レ
ベルにおいてプレチャージを開始する場合の実施例にお
いては、ノードＳＤは初期的に低論理レベルにあり、Ｏ
Ｒゲート６２をしてラインＳＮ上に低論理レベルを提供
し且つ、以下に説明する如く、プルダウントランジスタ
１４を介して、端子ＤＱのプレチャージをイネーブル即
ち動作可能状態とさせる。トランジスタ１４が端子ＤＱ
を低電圧へ放電させる場合に、シュミットトリガ４２ｄ
のスイッチングレベル以下において、トランジスタ６７
ｐがターンオンし且つトランジスタ６７ｎがターンオフ
し、これが発生する電圧の一例は２．０Ｖの程度であ
る。この電圧において、ノードＳＤはＶccへ向けてプル
アップされ、ＯＲゲート６２をして高レベル出力を提供
させ且つトランジスタ３４をターンオフさせる。更に、
ノードＳＤにおける高レベルはトランジスタ６８をター
ンオンし、従って端子ＤＱはノードＳＤが再度低状態へ
プルされるためには、例えば２．３Ｖの程度のより高い
電圧を超えねばならない。従って、ゲート型シュミット
トリガ４２ｄは、端子ＤＱ上のノイズに対しプレチャー
ジ期間中に免疫性を与え、従って出力発振の危険性を減
少させている。
【００３８】次に、図６を参照して、制御回路４０ｕ，
４０ｄの構成及び動作について詳細に説明する。図３に
関して上述した如く、制御回路４０ｕ，４０ｄの各々
は、それぞれ、ノードＰＮＡＮＤ，ＧＮＡＮＤ及びノー
ドＰＮＯＲ，ＧＮＯＲによりバイアスされ、それらのノ
ードは単一抵抗回路網を介して、図１に関して且つ本願
出願人に譲渡されている１９９０年１０月２２日付で出
願された米国特許出願第６０１，２８８号に記載される
如く、Ｖcc及び接地へバイアスされる。制御回路４０
ｕ，４０ｄの各々は、ラインＧＥＱ上においてプレチャ
ージ入力を受取り、ラインＮＤ上において新たなデータ
値を受取り、ノードＤＱ′を介して出力端子ＤＱにおけ
る電圧を受取り、且つラインＯＤを介して出力ディスエ
ーブル信号を受取る（制御回路４０ｕ用のインバータ４
５により反転されている）。更に、プルアップ制御回路
４０ｕはゲート型シュミットトリガ４２ｕからラインＳ
Ｄ上において入力を受取り、且つプルダウン制御回路４
０ｄはゲート型シュミットトリガ４２ｄからラインＳＮ
上の入力を受取る。
４０ｄの構成及び動作について詳細に説明する。図３に
関して上述した如く、制御回路４０ｕ，４０ｄの各々
は、それぞれ、ノードＰＮＡＮＤ，ＧＮＡＮＤ及びノー
ドＰＮＯＲ，ＧＮＯＲによりバイアスされ、それらのノ
ードは単一抵抗回路網を介して、図１に関して且つ本願
出願人に譲渡されている１９９０年１０月２２日付で出
願された米国特許出願第６０１，２８８号に記載される
如く、Ｖcc及び接地へバイアスされる。制御回路４０
ｕ，４０ｄの各々は、ラインＧＥＱ上においてプレチャ
ージ入力を受取り、ラインＮＤ上において新たなデータ
値を受取り、ノードＤＱ′を介して出力端子ＤＱにおけ
る電圧を受取り、且つラインＯＤを介して出力ディスエ
ーブル信号を受取る（制御回路４０ｕ用のインバータ４
５により反転されている）。更に、プルアップ制御回路
４０ｕはゲート型シュミットトリガ４２ｕからラインＳ
Ｄ上において入力を受取り、且つプルダウン制御回路４
０ｄはゲート型シュミットトリガ４２ｄからラインＳＮ
上の入力を受取る。
【００３９】制御回路４０ｕ，４０ｄは、データ端子Ｄ
Ｑに対し、それぞれ、ラインＰ，Ｎによりドライバトラ
ンジスタ１２，１４のそれぞれの一つのゲートをバイア
スするためのものである。この様な制御は、データ状態
がそのそれぞれの端子ＤＱにおいて駆動される期間中で
ある通常の動作期間中のみならず、以下に説明する如
く、プレチャージ期間中にも行なわれる。
Ｑに対し、それぞれ、ラインＰ，Ｎによりドライバトラ
ンジスタ１２，１４のそれぞれの一つのゲートをバイア
スするためのものである。この様な制御は、データ状態
がそのそれぞれの端子ＤＱにおいて駆動される期間中で
ある通常の動作期間中のみならず、以下に説明する如
く、プレチャージ期間中にも行なわれる。
【００４０】最初に、プルアップ制御回路４０ｕを参照
すると、Ｐチャンネルトランジスタ７０は、そのソース
がノードＰＮＡＮＤによりバイアスされ且つそのゲート
がゲート型シュミットトリガ４２ｕからラインＳＰによ
り制御される。トランジスタ７０のドレインはＰチャン
ネルトランジスタ７２ｐ及び７３ｐのソースへ接続して
おり、それらのドレインは共通してノードＰへ接続して
おり、トランジスタ７２ｐ，７３ｐのゲートは、それぞ
れ、ラインＮＤ及びＧＥＱへ接続している。ノードＰは
Ｐチャンネルトランジスタ７１ｐのドレインへ接続して
おり、そのソースはノードＰＮＡＮＤによりバイアスさ
れ且つそのゲートは出力ディスエーブル線ＯＤにより制
御される（インバータ４５により反転した後）。Ｎチャ
ンネルトランジスタ７１ｎは、そのソース／ドレイン経
路がノードＰとノードＰＳＲＣとの間に接続しており、
且つそのゲートがインバータ４５からのラインＯＥへ接
続している。Ｎチャンネルトランジスタ７２ｎ，７３ｎ
はそれらのソース／ドレイン経路をノードＰＳＲＣと接
地バイアスノードＧＮＡＮＤとの間に接続しており、且
つそれらのゲートは、それぞれ、新たなデータ線ＮＤ及
び線ＧＥＱにより制御される。Ｎチャンネルトランジス
タ３２のソース／ドレイン経路はノードＰＳＲＣとノー
ドＤＱ′との間に接続しており、且つそのゲートはゲー
ト型シュミットトリガ４２ｕからのラインＳＰにより制
御される。
すると、Ｐチャンネルトランジスタ７０は、そのソース
がノードＰＮＡＮＤによりバイアスされ且つそのゲート
がゲート型シュミットトリガ４２ｕからラインＳＰによ
り制御される。トランジスタ７０のドレインはＰチャン
ネルトランジスタ７２ｐ及び７３ｐのソースへ接続して
おり、それらのドレインは共通してノードＰへ接続して
おり、トランジスタ７２ｐ，７３ｐのゲートは、それぞ
れ、ラインＮＤ及びＧＥＱへ接続している。ノードＰは
Ｐチャンネルトランジスタ７１ｐのドレインへ接続して
おり、そのソースはノードＰＮＡＮＤによりバイアスさ
れ且つそのゲートは出力ディスエーブル線ＯＤにより制
御される（インバータ４５により反転した後）。Ｎチャ
ンネルトランジスタ７１ｎは、そのソース／ドレイン経
路がノードＰとノードＰＳＲＣとの間に接続しており、
且つそのゲートがインバータ４５からのラインＯＥへ接
続している。Ｎチャンネルトランジスタ７２ｎ，７３ｎ
はそれらのソース／ドレイン経路をノードＰＳＲＣと接
地バイアスノードＧＮＡＮＤとの間に接続しており、且
つそれらのゲートは、それぞれ、新たなデータ線ＮＤ及
び線ＧＥＱにより制御される。Ｎチャンネルトランジス
タ３２のソース／ドレイン経路はノードＰＳＲＣとノー
ドＤＱ′との間に接続しており、且つそのゲートはゲー
ト型シュミットトリガ４２ｕからのラインＳＰにより制
御される。
【００４１】プルダウン制御回路４０ｄは、プルダウン
トランジスタ１４のゲートへ結合されているラインＮの
状態を制御するために、プルアップ制御回路４０ｕに関
して同様であるが反対の態様で構成されている。Ｐチャ
ンネルトランジスタ７６ｐ，７５ｐは、それらのソース
／ドレイン経路をバイアスノードＰＮＯＲとノードＮＳ
ＲＣとの間に直列接続しており、それらのゲートを、そ
れぞれ、ラインＧＥＱ（インバータ７７により反転され
ている）及びデータ線ＮＤへ接続している。Ｐチャンネ
ルトランジスタ７８ｐは、そのソース／ドレイン経路を
ノードＮＳＲＣとノードＮとの間に接続しており、且つ
そのゲートはラインＯＤへ接続している。Ｎチャンネル
トランジスタ７５ｎ，７６ｎ，７８の各々は、それらの
ドレインをノードＮへ接続している。トランジスタ７５
ｎ，７６ｎのソースは共通接続されると共にトランジス
タ７４のドレインへ接続しており、一方トランジスタ７
４及び７８ｎのソースはノードＧＮＯＲに共通接続して
いる。トランジスタ７５ｎ，７６ｎ，７８ｎのゲート
は、それぞれ、ラインＮＤ，ＧＥＱ（反転の後）及びラ
インＯＤへ接続しており、一方トランジスタ７４のゲー
トはラインＳＮにより制御される。Ｐチャンネルトラン
ジスタ３４は、そのソース／ドレイン経路をノードＮＳ
ＲＣとノードＤＱ′との間に接続しており、且つそのゲ
ートはゲート型シュミットトリガ４２ｄからのラインＳ
Ｎにより制御される。
トランジスタ１４のゲートへ結合されているラインＮの
状態を制御するために、プルアップ制御回路４０ｕに関
して同様であるが反対の態様で構成されている。Ｐチャ
ンネルトランジスタ７６ｐ，７５ｐは、それらのソース
／ドレイン経路をバイアスノードＰＮＯＲとノードＮＳ
ＲＣとの間に直列接続しており、それらのゲートを、そ
れぞれ、ラインＧＥＱ（インバータ７７により反転され
ている）及びデータ線ＮＤへ接続している。Ｐチャンネ
ルトランジスタ７８ｐは、そのソース／ドレイン経路を
ノードＮＳＲＣとノードＮとの間に接続しており、且つ
そのゲートはラインＯＤへ接続している。Ｎチャンネル
トランジスタ７５ｎ，７６ｎ，７８の各々は、それらの
ドレインをノードＮへ接続している。トランジスタ７５
ｎ，７６ｎのソースは共通接続されると共にトランジス
タ７４のドレインへ接続しており、一方トランジスタ７
４及び７８ｎのソースはノードＧＮＯＲに共通接続して
いる。トランジスタ７５ｎ，７６ｎ，７８ｎのゲート
は、それぞれ、ラインＮＤ，ＧＥＱ（反転の後）及びラ
インＯＤへ接続しており、一方トランジスタ７４のゲー
トはラインＳＮにより制御される。Ｐチャンネルトラン
ジスタ３４は、そのソース／ドレイン経路をノードＮＳ
ＲＣとノードＤＱ′との間に接続しており、且つそのゲ
ートはゲート型シュミットトリガ４２ｄからのラインＳ
Ｎにより制御される。
【００４２】従って、制御回路４０ｕ，４０ｄの各々
は、ラインＯＤ，ＮＤ，ＧＥＱ，及びＳＰ，ＳＮ上の入
力端を有する複雑なゲートであり、それらのラインから
ラインＰ，Ｎの状態が派生される。説明の便宜上、制御
回路４０ｕ，４０ｄの真理値表を、以下の表１及び２に
それぞれ示してある。
は、ラインＯＤ，ＮＤ，ＧＥＱ，及びＳＰ，ＳＮ上の入
力端を有する複雑なゲートであり、それらのラインから
ラインＰ，Ｎの状態が派生される。説明の便宜上、制御
回路４０ｕ，４０ｄの真理値表を、以下の表１及び２に
それぞれ示してある。
【００４３】 表１制御回路４０ｕの真理値表 入力 出力 ＯＤ ＮＤ ＧＥＱ ＳＰ Ｐ ０ Ｘ ０ １ ＤＱ ０ Ｘ ０ ０ １ ０ １ １ ０ ０ ０ ０ １ ０ １ １ Ｘ Ｘ Ｘ １ 上述した如く、ゲート型シュミットトリガ４２ｕは、ラ
インＧＥＱが高状態にあることに応答してラインＳＰを
低状態とさせる。
インＧＥＱが高状態にあることに応答してラインＳＰを
低状態とさせる。
【００４４】 表２制御回路４０ｄの真理値表 入力 出力 ＯＤ ＮＤ ＧＥＱ ＳＮ Ｎ ０ Ｘ ０ ０ ＤＱ ０ Ｘ ０ １ ０ ０ １ １ １ ０ ０ ０ １ １ １ １ Ｘ Ｘ Ｘ ０ 上述した如く、ゲート型シュミットトリガ４２ｄは、ラ
インＧＥＱが高状態にあることに応答してラインＳＮを
高状態とさせる。
インＧＥＱが高状態にあることに応答してラインＳＮを
高状態とさせる。
【００４５】次に、図３及び図６と共に図７を参照し
て、本発明のこの実施例の全体的な動作について説明す
る。この実施例の動作は、最初に、低論理レベルから高
論理レベルへの出力遷移について説明し、次いで次の動
作サイクルにおける高論理レベルから低論理レベルへの
出力遷移について説明する。ここにおいては、出力端子
ＤＱにおける最悪の場合のスイッチング時間を示すため
にレールからレールへの遷移について説明する。勿論、
制御回路４０はそのアクセスの前に次のデータ状態を知
ることはできないので、プレチャージが同様に発生し、
且つ同一のデータ状態が端子ＤＱにおいて出力される相
継ぐサイクルの間に、多少の出力のディップが観察され
る。
て、本発明のこの実施例の全体的な動作について説明す
る。この実施例の動作は、最初に、低論理レベルから高
論理レベルへの出力遷移について説明し、次いで次の動
作サイクルにおける高論理レベルから低論理レベルへの
出力遷移について説明する。ここにおいては、出力端子
ＤＱにおける最悪の場合のスイッチング時間を示すため
にレールからレールへの遷移について説明する。勿論、
制御回路４０はそのアクセスの前に次のデータ状態を知
ることはできないので、プレチャージが同様に発生し、
且つ同一のデータ状態が端子ＤＱにおいて出力される相
継ぐサイクルの間に、多少の出力のディップが観察され
る。
【００４６】この実施例においては、端子ＤＱは初期的
に時間ｔ0 において低論理レベルへ駆動される。従っ
て、ノードＰ及びＮは高論理レベルにあり、ドライバト
ランジスタ１２はオフであり且つドライバトランジスタ
１４はオンである。上述した如く、ラインＧＥＱはプレ
チャージ前に高論理レベルにあり、従ってゲート型シュ
ミットトリガ４２ｕ，４２ｄの動作により、ノードＳＰ
は低状態にあり且つノードＳＮは高状態にある。
に時間ｔ0 において低論理レベルへ駆動される。従っ
て、ノードＰ及びＮは高論理レベルにあり、ドライバト
ランジスタ１２はオフであり且つドライバトランジスタ
１４はオンである。上述した如く、ラインＧＥＱはプレ
チャージ前に高論理レベルにあり、従ってゲート型シュ
ミットトリガ４２ｕ，４２ｄの動作により、ノードＳＰ
は低状態にあり且つノードＳＮは高状態にある。
【００４７】プルアップ制御回路４０ｕにおいて、ライ
ンＧＥＱが高状態にある期間中、動作がプレチャージで
はないことを表わし、ラインＳＰは、ゲート型シュミッ
トトリガ４２ｕに関して上述した如く、必然的に低論理
レベルにある。従って、トランジスタ７０及び７３ｎは
オンであり且つトランジスタ７３ｐはオフである。ライ
ンＯＤが低状態（且つラインＯＥが高状態）にあること
により出力端がイネーブルされると仮定すると、トラン
ジスタ７１ｐがオフとなり且つトランジスタ７１ｎがオ
ンとなる。従って、端子ＤＱ上に低論理レベルが駆動さ
れるべきであることを表わすラインＮＤ上の低論理レベ
ルは、トランジスタ７２ｐをターンオンし且つトランジ
スタ７２ｎをターンオフし、ラインＰを高状態へ駆動し
且つトランジスタ１２をターンオフさせる。プルダウン
制御回路４０ｄにおけるこの時間期間中、ラインＧＥＱ
_は低状態であり且つラインＳＮは高状態であり、トラ
ンジスタ７４及び７６ｐをターンオンし且つトランジス
タ７６ｎをターンオフする。出力端がイネーブルされて
いるのでラインＯＤが低状態であり、トランジスタ７８
ｐはオンであり且つトランジスタ７８ｎはオフである。
従って、ノードＮＤが低状態であるので、トランジスタ
７５ｐはターンオンされ且つノードＮを高レベルへプル
し、それにより、プルダウントランジスタ１４（図３）
がターンオンされ、端子ＤＱは所望の低論理レベルへプ
ルダウンされる。
ンＧＥＱが高状態にある期間中、動作がプレチャージで
はないことを表わし、ラインＳＰは、ゲート型シュミッ
トトリガ４２ｕに関して上述した如く、必然的に低論理
レベルにある。従って、トランジスタ７０及び７３ｎは
オンであり且つトランジスタ７３ｐはオフである。ライ
ンＯＤが低状態（且つラインＯＥが高状態）にあること
により出力端がイネーブルされると仮定すると、トラン
ジスタ７１ｐがオフとなり且つトランジスタ７１ｎがオ
ンとなる。従って、端子ＤＱ上に低論理レベルが駆動さ
れるべきであることを表わすラインＮＤ上の低論理レベ
ルは、トランジスタ７２ｐをターンオンし且つトランジ
スタ７２ｎをターンオフし、ラインＰを高状態へ駆動し
且つトランジスタ１２をターンオフさせる。プルダウン
制御回路４０ｄにおけるこの時間期間中、ラインＧＥＱ
_は低状態であり且つラインＳＮは高状態であり、トラ
ンジスタ７４及び７６ｐをターンオンし且つトランジス
タ７６ｎをターンオフする。出力端がイネーブルされて
いるのでラインＯＤが低状態であり、トランジスタ７８
ｐはオンであり且つトランジスタ７８ｎはオフである。
従って、ノードＮＤが低状態であるので、トランジスタ
７５ｐはターンオンされ且つノードＮを高レベルへプル
し、それにより、プルダウントランジスタ１４（図３）
がターンオンされ、端子ＤＱは所望の低論理レベルへプ
ルダウンされる。
【００４８】勿論、高論理レベルが提供されると（ライ
ンＮＤが高状態であると）、ラインＰは低状態である。
なぜならば、トランジスタ７２ｐがオフであり且つトラ
ンジスタ７２ｎがオンであって、プルアップトランジス
タ１２をターンオンし且つ端子ＤＱを高状態へプルする
からである。一方、プルダウン制御回路４０ｄにおい
て、トランジスタ７５ｐがオフし且つトランジスタ７５
ｎがオンし、ノードＮを低状態へプルし且つプルダウン
トランジスタ１４をターンオフする。
ンＮＤが高状態であると）、ラインＰは低状態である。
なぜならば、トランジスタ７２ｐがオフであり且つトラ
ンジスタ７２ｎがオンであって、プルアップトランジス
タ１２をターンオンし且つ端子ＤＱを高状態へプルする
からである。一方、プルダウン制御回路４０ｄにおい
て、トランジスタ７５ｐがオフし且つトランジスタ７５
ｎがオンし、ノードＮを低状態へプルし且つプルダウン
トランジスタ１４をターンオフする。
【００４９】該出力端がディスエーブルされると、ライ
ンＯＤが高状態へ駆動され、トランジスタ７１ｎをター
ンオフし且つトランジスタ７１ｐをターンオンし、ライ
ンＰを高状態へプルし且つトランジスタ１２をターンオ
フさせる。同様に、ラインＯＤ上の高レベルはトランジ
スタ７８ｎをターンオンし、且つプルダウン制御回路４
０ｄ内のトランジスタ７８ｐをターンオフし、ノードＮ
を低論理レベルとさせ且つトランジスタ１４がオフ状態
に止どまることを確保する。両方のトランジスタがオフ
であるので、端子ＤＱは高インピーダンス状態にあり、
別の装置が外部バスを制御することを可能とし、又は、
共通入力／出力端子の場合には、データ状態が受取られ
ることを可能とする。
ンＯＤが高状態へ駆動され、トランジスタ７１ｎをター
ンオフし且つトランジスタ７１ｐをターンオンし、ライ
ンＰを高状態へプルし且つトランジスタ１２をターンオ
フさせる。同様に、ラインＯＤ上の高レベルはトランジ
スタ７８ｎをターンオンし、且つプルダウン制御回路４
０ｄ内のトランジスタ７８ｐをターンオフし、ノードＮ
を低論理レベルとさせ且つトランジスタ１４がオフ状態
に止どまることを確保する。両方のトランジスタがオフ
であるので、端子ＤＱは高インピーダンス状態にあり、
別の装置が外部バスを制御することを可能とし、又は、
共通入力／出力端子の場合には、データ状態が受取られ
ることを可能とする。
【００５０】図７を参照すると、ＡＴＤ回路２８による
アドレス遷移の検知の後に、ＧＥＱ発生器４４が、時間
ｔ1 において示した如く、ラインＧＥＱ上に低論理レベ
ルを発生する。十分なプレチャージ時間を確保するが、
出力保持時間に悪影響を与えないように（なぜならば、
プレチャージの開始が速すぎるとその可能性がある）Ｇ
ＥＱパルスのイネーブル動作のタイミング及びその期間
を注意深く選択することが極めて重要である。更に、Ｇ
ＥＱパルスは、次の読取りサイクルにおける新たなデー
タの提供に関して適宜の時間においてディスエーブルさ
れねばならない。なぜならば、ＧＥＱパルスの時期早尚
なディスエーブル動作は、誤ったデータを印加すること
となる場合があり、一方該パルスの遅いディスエーブル
動作はアクセス時間のプッシュアウトとなる場合があ
る。高速ＳＲＡＭの場合には、ＧＥＱ低論理レベルパル
スは読取りデータの次の値が次のサイクルのために検知
される前（図７におけるラインＮＤ上の遷移として示し
てある）約１ナノ秒前に終了すべきである。
アドレス遷移の検知の後に、ＧＥＱ発生器４４が、時間
ｔ1 において示した如く、ラインＧＥＱ上に低論理レベ
ルを発生する。十分なプレチャージ時間を確保するが、
出力保持時間に悪影響を与えないように（なぜならば、
プレチャージの開始が速すぎるとその可能性がある）Ｇ
ＥＱパルスのイネーブル動作のタイミング及びその期間
を注意深く選択することが極めて重要である。更に、Ｇ
ＥＱパルスは、次の読取りサイクルにおける新たなデー
タの提供に関して適宜の時間においてディスエーブルさ
れねばならない。なぜならば、ＧＥＱパルスの時期早尚
なディスエーブル動作は、誤ったデータを印加すること
となる場合があり、一方該パルスの遅いディスエーブル
動作はアクセス時間のプッシュアウトとなる場合があ
る。高速ＳＲＡＭの場合には、ＧＥＱ低論理レベルパル
スは読取りデータの次の値が次のサイクルのために検知
される前（図７におけるラインＮＤ上の遷移として示し
てある）約１ナノ秒前に終了すべきである。
【００５１】更に、ラインＧＥＱが低状態へ移行するこ
とに応答して、端子ＤＱの前の（低レベル）状態が前サ
イクルデータラッチ４６により格納され且つラインＮＤ
上の遷移に拘らず、時間ｔL に亘りデータ補元線ＤＬＴ
ＣＨＣ上に維持される。従って、ゲート型シュミットト
リガ４２ｕはデータ補元線ＤＬＴＣＨＣ上の高レベル、
ラインＧＥＱ上の低レベル、及び端子ＤＱ上の現在の低
レベルによりイネーブルされて、ラインＳＰを高状態へ
駆動し、それもほぼ時間ｔ2 において発生する。
とに応答して、端子ＤＱの前の（低レベル）状態が前サ
イクルデータラッチ４６により格納され且つラインＮＤ
上の遷移に拘らず、時間ｔL に亘りデータ補元線ＤＬＴ
ＣＨＣ上に維持される。従って、ゲート型シュミットト
リガ４２ｕはデータ補元線ＤＬＴＣＨＣ上の高レベル、
ラインＧＥＱ上の低レベル、及び端子ＤＱ上の現在の低
レベルによりイネーブルされて、ラインＳＰを高状態へ
駆動し、それもほぼ時間ｔ2 において発生する。
【００５２】プルアップ制御回路４０ｕがイネーブルさ
れて、ラインＰ上のトランジスタ１２のゲートのバイア
スを制御することにより端子ＤＱのプレチャージを制御
する。該出力がイネーブルされるので（ラインＯＥが高
状態）、トランジスタ７１ｎはオンである。ラインＧＥ
Ｑ上の低レベルはトランジスタ７３ｎをターンオフし且
つトランジスタ７３ｐをターンオンする。上述した如
く、ノードＳＰはシュミットトリガ４２ｕによりプレチ
ャージ期間中に高論理レベルへ駆動される。なぜなら
ば、この実施例においては、端子ＤＱの前の状態は低状
態にあり、トランジスタ３２をターンオンさせるからで
ある。従って、ノードＰＳＲＣはノードＤＱ′へ接続さ
れており、従って、端子ＤＱにおける電圧はトランジス
タ３２，７１ｎを介してノードＰへ供給され、トランジ
スタ１２を低電圧でバイアスし且つそれをターンオンさ
せる。従って、端子ＤＱは、トランジスタ１２により高
状態へプルされることを開始し、図７に示した如くノー
ドＰが追従する。
れて、ラインＰ上のトランジスタ１２のゲートのバイア
スを制御することにより端子ＤＱのプレチャージを制御
する。該出力がイネーブルされるので（ラインＯＥが高
状態）、トランジスタ７１ｎはオンである。ラインＧＥ
Ｑ上の低レベルはトランジスタ７３ｎをターンオフし且
つトランジスタ７３ｐをターンオンする。上述した如
く、ノードＳＰはシュミットトリガ４２ｕによりプレチ
ャージ期間中に高論理レベルへ駆動される。なぜなら
ば、この実施例においては、端子ＤＱの前の状態は低状
態にあり、トランジスタ３２をターンオンさせるからで
ある。従って、ノードＰＳＲＣはノードＤＱ′へ接続さ
れており、従って、端子ＤＱにおける電圧はトランジス
タ３２，７１ｎを介してノードＰへ供給され、トランジ
スタ１２を低電圧でバイアスし且つそれをターンオンさ
せる。従って、端子ＤＱは、トランジスタ１２により高
状態へプルされることを開始し、図７に示した如くノー
ドＰが追従する。
【００５３】端子ＤＱのノードＤＱ′及びトランジスタ
３２，７１ｎを介してのノードＰへの結合は、端子ＤＱ
の自己制限的プレチャージの重要な利点を提供してい
る。トランジスタ３２及び７１ｎを介してノードＰへ結
合されている端子ＤＱにおける電圧がＶcc−トランジス
タ１２のスレッシュホールド電圧を超えると、トランジ
スタ１２はそれ自身ターンオフする。この出力端子電圧
のプルアップトランジスタのゲートへの結合は、プレチ
ャージ電圧のオーバーシュートの危険性を減少させてい
る。
３２，７１ｎを介してのノードＰへの結合は、端子ＤＱ
の自己制限的プレチャージの重要な利点を提供してい
る。トランジスタ３２及び７１ｎを介してノードＰへ結
合されている端子ＤＱにおける電圧がＶcc−トランジス
タ１２のスレッシュホールド電圧を超えると、トランジ
スタ１２はそれ自身ターンオフする。この出力端子電圧
のプルアップトランジスタのゲートへの結合は、プレチ
ャージ電圧のオーバーシュートの危険性を減少させてい
る。
【００５４】更に、この時間期間中に、時間ｔ1 におけ
るラインＧＥＱ上の低レベルパルスが、時間ｔ2 におい
てノードＮを低状態へ駆動させる。これは、この場合に
おける如く、前のデータ状態が低状態であった場合のプ
レチャージ期間中にゲート型シュミットトリガ４２ｄか
らのラインＳＮが高状態に維持されることの結果として
発生する。その結果、トランジスタ３４はオフ状態を維
持するがトランジスタ７４はオン状態を維持する。プレ
チャージ期間中ラインＧＥＱ_上の高論理レベルはトラ
ンジスタ７６ｎをターンオンし、ノードＮをトランジス
タ７４及び７６ｎを介してノードＧＮＯＲへ低状態へプ
ルし、Ｎチャンネルプルダウントランジスタ１４をター
ンオフさせる。更に、ラインＳＮ上の高レベルは、プレ
チャージ期間中に、プルダウントランジスタ１４がター
ンオンすることから防止され、従ってトランジスタ１
２，１４の両方が単一のプレチャージ動作期間中に活性
化された場合に発生することのあるプレチャージ期間中
の端子ＤＱにおける発振を排除している。
るラインＧＥＱ上の低レベルパルスが、時間ｔ2 におい
てノードＮを低状態へ駆動させる。これは、この場合に
おける如く、前のデータ状態が低状態であった場合のプ
レチャージ期間中にゲート型シュミットトリガ４２ｄか
らのラインＳＮが高状態に維持されることの結果として
発生する。その結果、トランジスタ３４はオフ状態を維
持するがトランジスタ７４はオン状態を維持する。プレ
チャージ期間中ラインＧＥＱ_上の高論理レベルはトラ
ンジスタ７６ｎをターンオンし、ノードＮをトランジス
タ７４及び７６ｎを介してノードＧＮＯＲへ低状態へプ
ルし、Ｎチャンネルプルダウントランジスタ１４をター
ンオフさせる。更に、ラインＳＮ上の高レベルは、プレ
チャージ期間中に、プルダウントランジスタ１４がター
ンオンすることから防止され、従ってトランジスタ１
２，１４の両方が単一のプレチャージ動作期間中に活性
化された場合に発生することのあるプレチャージ期間中
の端子ＤＱにおける発振を排除している。
【００５５】端子ＤＱの電圧が図７における時間ｔ3 で
示したゲート型シュミットトリガ４２ｕのトリップ点に
到達する時間において、ラインＳＰは低論理レベルへ復
帰し、トランジスタ３２をターンオフし且つトランジス
タ７０をターンオンし、ラインＰを高状態へプルする。
従って、トランジスタ１２がターンオフされ、プレチャ
ージ期間の残部に対して端子ＤＱが中間レベルに止どま
ることを可能とする。しかしながら、端子ＤＱにおける
電圧がゲート型シュミットトリガ４２ｕのヒステリシス
外側の低電圧へ降下する場合には、ゲート型シュミット
トリガ４２ｕが再度ラインＳＰを高レベルへ駆動し、ト
ランジスタ３２をターンオンさせ、従って端子ＤＱにお
ける低電圧が再度トランジスタ１２をターンオンさせ
る。ゲート型シュミットトリガ４２ｕのヒステリシスに
より与えられるノイズ免疫性は、ラインＳＰの、従って
プルアップトランジスタ１２及び端子ＤＱの迅速な振動
即ち発振を排除する。
示したゲート型シュミットトリガ４２ｕのトリップ点に
到達する時間において、ラインＳＰは低論理レベルへ復
帰し、トランジスタ３２をターンオフし且つトランジス
タ７０をターンオンし、ラインＰを高状態へプルする。
従って、トランジスタ１２がターンオフされ、プレチャ
ージ期間の残部に対して端子ＤＱが中間レベルに止どま
ることを可能とする。しかしながら、端子ＤＱにおける
電圧がゲート型シュミットトリガ４２ｕのヒステリシス
外側の低電圧へ降下する場合には、ゲート型シュミット
トリガ４２ｕが再度ラインＳＰを高レベルへ駆動し、ト
ランジスタ３２をターンオンさせ、従って端子ＤＱにお
ける低電圧が再度トランジスタ１２をターンオンさせ
る。ゲート型シュミットトリガ４２ｕのヒステリシスに
より与えられるノイズ免疫性は、ラインＳＰの、従って
プルアップトランジスタ１２及び端子ＤＱの迅速な振動
即ち発振を排除する。
【００５６】更に、端子ＤＱが低状態であるサイクルの
後のプレチャージ期間中のゲート型シュミットトリガ４
２ｄ及びトランジスタ３４のディスエーブル動作は、端
子ＤＱにおける発振を防止する。なぜならば、トランジ
スタ１４はこのプレチャージ動作期間中にターンオンさ
れることはないからである。ドライバトランジスタ１
２，１４の両方がオンであるクローバー条件も、本発明
のこの実施例におけるゲート型シュミットトリガ４２ｄ
のディスエーブル動作により防止される。
後のプレチャージ期間中のゲート型シュミットトリガ４
２ｄ及びトランジスタ３４のディスエーブル動作は、端
子ＤＱにおける発振を防止する。なぜならば、トランジ
スタ１４はこのプレチャージ動作期間中にターンオンさ
れることはないからである。ドライバトランジスタ１
２，１４の両方がオンであるクローバー条件も、本発明
のこの実施例におけるゲート型シュミットトリガ４２ｄ
のディスエーブル動作により防止される。
【００５７】上述した如く、プレチャージ動作期間中に
次のデータレベルがラインＮＤ（この実施例において
は、時間ｔ4 における高論理レベル）が受取られ、プレ
チャージ動作の終了（ラインＧＥＱを介して送給され
る）が実質的にこの時点において発生する。ラインＧＥ
Ｑが高論理レベルへ復帰するような時間における時間ｔ
4においてのプレチャージ動作の完了時に、ラインＳＰ
は低状態とされ、そのプレチャージが不完全なものであ
ったとしても、トランジスタ３２がオフであり且つトラ
ンジスタ７０がオンであることを確保する。この時点に
おいてのラインＮＤ上で得られる新たな高レベルデータ
状態は、プルアップ制御回路４０ｕによりノードＰを低
状態へ駆動させる。なぜならば、トランジスタ７２ｎ及
び７３ｎの両方がオンだからである（出力がイネーブル
される場合にトランジスタ７１ｎはオン状態を維持す
る）。ノードＰが低状態へ移行し且つプルアップトラン
ジスタ１２をターンオンすることに応答して、端子ＤＱ
は時間ｔ5 において高論理レベルへの遷移を開始する。
次のデータレベルがラインＮＤ（この実施例において
は、時間ｔ4 における高論理レベル）が受取られ、プレ
チャージ動作の終了（ラインＧＥＱを介して送給され
る）が実質的にこの時点において発生する。ラインＧＥ
Ｑが高論理レベルへ復帰するような時間における時間ｔ
4においてのプレチャージ動作の完了時に、ラインＳＰ
は低状態とされ、そのプレチャージが不完全なものであ
ったとしても、トランジスタ３２がオフであり且つトラ
ンジスタ７０がオンであることを確保する。この時点に
おいてのラインＮＤ上で得られる新たな高レベルデータ
状態は、プルアップ制御回路４０ｕによりノードＰを低
状態へ駆動させる。なぜならば、トランジスタ７２ｎ及
び７３ｎの両方がオンだからである（出力がイネーブル
される場合にトランジスタ７１ｎはオン状態を維持す
る）。ノードＰが低状態へ移行し且つプルアップトラン
ジスタ１２をターンオンすることに応答して、端子ＤＱ
は時間ｔ5 において高論理レベルへの遷移を開始する。
【００５８】反対の遷移に対するプレチャージは同様の
態様で発生する。時間ｔ6 において開始し、プレチャー
ジはラインＧＥＱが低論理レベルへ移行することにより
開始され、前の出力データ状態を前サイクルデータラッ
チ４６内にラッチする。ラインＧＥＱが低状態へ移行し
てトランジスタ７３ｎをターンオフし且つプルアップ制
御回路４０ｕ内のトランジスタ７３ｐをターンオンさせ
る。前の場合における如く、高論理レベルが前サイクル
データラッチ４６によりラッチされ、且つラインＤＬＴ
ＣＨＣを介してゲート型シュミットトリガ４２ｕ，４２
ｄへ低論理レベルとして送給され、ゲート型シュミット
トリガ４２ｄをイネーブルさせ且つゲート型シュミット
トリガ４２ｕをディスエーブルさせる。従って、ライン
ＳＰは、この遷移に対するプレチャージ期間中低状態を
維持する。なぜならば、前のラッチされたデータ状態は
高論理レベルであり（ＡＮＤゲート６０の出力を低状態
とさせる）、それはトランジスタ３２をターンオフし且
つトランジスタ７０をターンオンさせる。従って、ノー
ドＰはトランジスタ７３ｐ及び７０を介して高レベルへ
駆動され、それは時間ｔ7 において発生し、それはこの
プレチャージ動作の間中トランジスタ１２をターンオフ
する。
態様で発生する。時間ｔ6 において開始し、プレチャー
ジはラインＧＥＱが低論理レベルへ移行することにより
開始され、前の出力データ状態を前サイクルデータラッ
チ４６内にラッチする。ラインＧＥＱが低状態へ移行し
てトランジスタ７３ｎをターンオフし且つプルアップ制
御回路４０ｕ内のトランジスタ７３ｐをターンオンさせ
る。前の場合における如く、高論理レベルが前サイクル
データラッチ４６によりラッチされ、且つラインＤＬＴ
ＣＨＣを介してゲート型シュミットトリガ４２ｕ，４２
ｄへ低論理レベルとして送給され、ゲート型シュミット
トリガ４２ｄをイネーブルさせ且つゲート型シュミット
トリガ４２ｕをディスエーブルさせる。従って、ライン
ＳＰは、この遷移に対するプレチャージ期間中低状態を
維持する。なぜならば、前のラッチされたデータ状態は
高論理レベルであり（ＡＮＤゲート６０の出力を低状態
とさせる）、それはトランジスタ３２をターンオフし且
つトランジスタ７０をターンオンさせる。従って、ノー
ドＰはトランジスタ７３ｐ及び７０を介して高レベルへ
駆動され、それは時間ｔ7 において発生し、それはこの
プレチャージ動作の間中トランジスタ１２をターンオフ
する。
【００５９】プルダウン制御回路４０ｄにおいて、ライ
ンＧＥＱ上の低レベルがトランジスタ７６ｐをターンオ
フし且つトランジスタ７６ｎをターンオンさせる。端子
ＤＱが高状態であり、従ってノードＮが低状態であるサ
イクルの後のプレチャージ期間中、ゲート型シュミット
トリガ４２ｄからのノードＳＮは低状態へ駆動され、ト
ランジスタ７４をターンオフさせ且つプルダウン制御回
路４０ｄ内のトランジスタ３４をターンオンさせる。従
って、ノードＮＳＲＣがノードＤＱ′を介して出力端子
ＤＱにおける電圧へ結合される。トランジスタ７８ｐが
オン（出力がイネーブルされる）であるので、端子ＤＱ
における電圧はノードＮ及びトランジスタ１４のゲート
へ印加される。端子ＤＱの状態は初期的にはこの時点に
おいて高状態にあるので、トランジスタ１４がターンオ
ンし且つ端子ＤＱの接地への放電を開始する。ノードＮ
におけるこの電圧は、図７において時間ｔ7 から時間ｔ
8へ示した如く、この放電に追従する。
ンＧＥＱ上の低レベルがトランジスタ７６ｐをターンオ
フし且つトランジスタ７６ｎをターンオンさせる。端子
ＤＱが高状態であり、従ってノードＮが低状態であるサ
イクルの後のプレチャージ期間中、ゲート型シュミット
トリガ４２ｄからのノードＳＮは低状態へ駆動され、ト
ランジスタ７４をターンオフさせ且つプルダウン制御回
路４０ｄ内のトランジスタ３４をターンオンさせる。従
って、ノードＮＳＲＣがノードＤＱ′を介して出力端子
ＤＱにおける電圧へ結合される。トランジスタ７８ｐが
オン（出力がイネーブルされる）であるので、端子ＤＱ
における電圧はノードＮ及びトランジスタ１４のゲート
へ印加される。端子ＤＱの状態は初期的にはこの時点に
おいて高状態にあるので、トランジスタ１４がターンオ
ンし且つ端子ＤＱの接地への放電を開始する。ノードＮ
におけるこの電圧は、図７において時間ｔ7 から時間ｔ
8へ示した如く、この放電に追従する。
【００６０】トランジスタ１４を介しての端子ＤＱの放
電動作は、中間電圧、即ちゲート型シュミットトリガ４
２ｄが状態を変化する電圧（図７の時間ｔ8 ）に到達す
るまで継続し、且つノードＳＮを高論理レベルへ駆動
し、トランジスタ３４をターンオフし且つトランジスタ
７４をターンオンさせる。この時点においてノードＮは
低状態へプルされ、トランジスタ１４をターンオフさせ
る（この時点においてプレチャージ動作が既に終了され
ていない場合）。更に、端子ＤＱのノードＮへの結合
は、トランジスタ１４がターンオフされるような場合に
おける如く、プレチャージ電圧がトランジスタ１４のス
レッシュホールド電圧以下にアンダーシュートすること
を防止する。
電動作は、中間電圧、即ちゲート型シュミットトリガ４
２ｄが状態を変化する電圧（図７の時間ｔ8 ）に到達す
るまで継続し、且つノードＳＮを高論理レベルへ駆動
し、トランジスタ３４をターンオフし且つトランジスタ
７４をターンオンさせる。この時点においてノードＮは
低状態へプルされ、トランジスタ１４をターンオフさせ
る（この時点においてプレチャージ動作が既に終了され
ていない場合）。更に、端子ＤＱのノードＮへの結合
は、トランジスタ１４がターンオフされるような場合に
おける如く、プレチャージ電圧がトランジスタ１４のス
レッシュホールド電圧以下にアンダーシュートすること
を防止する。
【００６１】ラインＧＥＱが高状態へ移行することによ
り表わされる時間ｔ9 においてのプレチャージ動作の終
了時に、ラインＮＤ上の新たなデータ状態（この場合に
は、低論理レベル）がプルダウン制御回路４０ｄをして
ラインＮを高状態へ駆動し、プルダウントランジスタ１
４をターンオンし、且つ端子ＤＱを接地へ放電させる。
り表わされる時間ｔ9 においてのプレチャージ動作の終
了時に、ラインＮＤ上の新たなデータ状態（この場合に
は、低論理レベル）がプルダウン制御回路４０ｄをして
ラインＮを高状態へ駆動し、プルダウントランジスタ１
４をターンオンし、且つ端子ＤＱを接地へ放電させる。
【００６２】従って、本発明により達成される中間プレ
チャージは、出力ドライバが出力端子ＤＱを完全にスイ
ッチさせるために必要とされる時間を減少させる。なぜ
ならば、出力ドライバ（即ち、トランジスタ１２，１
４）により駆動されるスイッチング電圧の大きさはほぼ
半分に減少されるからである。更に、この中間プレチャ
ージは、出力ドライバにおいてデータがいまだに使用可
能でないメモリサイクルにおける時間期間中に実施する
ことが可能である。更に、出力ドライバにより駆動され
るべき差動電圧が減少されるので、本発明に基づいてメ
モリ１により発生される過渡的なノイズも著しく減少さ
れる。
チャージは、出力ドライバが出力端子ＤＱを完全にスイ
ッチさせるために必要とされる時間を減少させる。なぜ
ならば、出力ドライバ（即ち、トランジスタ１２，１
４）により駆動されるスイッチング電圧の大きさはほぼ
半分に減少されるからである。更に、この中間プレチャ
ージは、出力ドライバにおいてデータがいまだに使用可
能でないメモリサイクルにおける時間期間中に実施する
ことが可能である。更に、出力ドライバにより駆動され
るべき差動電圧が減少されるので、本発明に基づいてメ
モリ１により発生される過渡的なノイズも著しく減少さ
れる。
【００６３】例えば、公称的なモデル条件を使用したシ
ミュレーションによれば、その他の全ての残りのファク
タが等しいものとして、図１に示し且つ上述した従来の
構成と比較して、上述した本発明の実施例を使用した場
合には、出力バッファを介しての最悪の場合の遅延時間
において高々５０％の改善が得られることが判明した。
更に、シミュレーションによれば、接地線上の最悪の過
渡的ノイズの大きさが著しく減少され、この様な減少は
０．５０Ｖの程度であり（即ち、１．２５Ｖに対して
０．７３Ｖ）、これも、その他の全ての残りのファクタ
を等しいものとした場合の、上述した本発明の実施例と
図１の従来例とを比較したものである。
ミュレーションによれば、その他の全ての残りのファク
タが等しいものとして、図１に示し且つ上述した従来の
構成と比較して、上述した本発明の実施例を使用した場
合には、出力バッファを介しての最悪の場合の遅延時間
において高々５０％の改善が得られることが判明した。
更に、シミュレーションによれば、接地線上の最悪の過
渡的ノイズの大きさが著しく減少され、この様な減少は
０．５０Ｖの程度であり（即ち、１．２５Ｖに対して
０．７３Ｖ）、これも、その他の全ての残りのファクタ
を等しいものとした場合の、上述した本発明の実施例と
図１の従来例とを比較したものである。
【００６４】更に、スピードにおける改良及びノイズに
おける減少は、発振、オーバーシュートなどの危険性が
最小の状態で得られるものであり、且つ前述したＯｋｕ
ｙｕｍａｅｔ ａｌ．に記載される技術と対比して出力
バッファクローバー電流の危険性は最小である。発振及
びクローバー電流の影響は、小型のコンピュータなどに
おいては必須の条件である、低パワー集積回路にとって
は特に致命的なものである。
おける減少は、発振、オーバーシュートなどの危険性が
最小の状態で得られるものであり、且つ前述したＯｋｕ
ｙｕｍａｅｔ ａｌ．に記載される技術と対比して出力
バッファクローバー電流の危険性は最小である。発振及
びクローバー電流の影響は、小型のコンピュータなどに
おいては必須の条件である、低パワー集積回路にとって
は特に致命的なものである。
【００６５】ドライバトランジスタを介しての潜在的な
クローバー条件は、前サイクルデータラッチ内の前のデ
ータ状態のラッチングにより除去され、それにより、プ
レチャージ回路は従来のデータ状態に従ってイネーブル
される。前のデータ状態がラッチされると、前のデータ
状態を駆動した出力ドライバトランジスタがターンオフ
され、従って反対のドライバトランジスタが、クローバ
ー条件にエンターすることなしに、出力端をプレチャー
ジすることを可能とする。更に、プレチャージ期間中の
オーバーシュートは、出力端子をプレチャージ用ドライ
バトランジスタのゲートへ結合させることにより除去さ
れており、プレチャージ電圧のオーバーシュート自身が
プレチャージ用ドライバトランジスタをターンオフさせ
る。発振の危険性も、従来のデータ状態に依存して一方
側からのみプレチャージをイネーブルさせることによ
り、且つプレチャージ制御回路（例えば、ゲート型シュ
ミットトリガ）の伝達特性内にヒステリシスをもたせる
ことにより減少されている。従って、本発明は、特に例
えば小型のコンピュータなどの低パワー適用例において
使用される低パワー集積回路などの適用において使用さ
れる集積回路にとって特に有益的なものであり、その様
な小型のコンピュータにおいては、クローバー電流や発
振は特に不所望なものである。更に、本発明は、ワイド
な出力（例えば、１６又は３２ビット出力）装置が高速
のスイッチング出力を有することを可能としている。な
ぜならば、出力のスイッチング動作により発生されるノ
イズが本発明により著しく減少されているからである。
クローバー条件は、前サイクルデータラッチ内の前のデ
ータ状態のラッチングにより除去され、それにより、プ
レチャージ回路は従来のデータ状態に従ってイネーブル
される。前のデータ状態がラッチされると、前のデータ
状態を駆動した出力ドライバトランジスタがターンオフ
され、従って反対のドライバトランジスタが、クローバ
ー条件にエンターすることなしに、出力端をプレチャー
ジすることを可能とする。更に、プレチャージ期間中の
オーバーシュートは、出力端子をプレチャージ用ドライ
バトランジスタのゲートへ結合させることにより除去さ
れており、プレチャージ電圧のオーバーシュート自身が
プレチャージ用ドライバトランジスタをターンオフさせ
る。発振の危険性も、従来のデータ状態に依存して一方
側からのみプレチャージをイネーブルさせることによ
り、且つプレチャージ制御回路（例えば、ゲート型シュ
ミットトリガ）の伝達特性内にヒステリシスをもたせる
ことにより減少されている。従って、本発明は、特に例
えば小型のコンピュータなどの低パワー適用例において
使用される低パワー集積回路などの適用において使用さ
れる集積回路にとって特に有益的なものであり、その様
な小型のコンピュータにおいては、クローバー電流や発
振は特に不所望なものである。更に、本発明は、ワイド
な出力（例えば、１６又は３２ビット出力）装置が高速
のスイッチング出力を有することを可能としている。な
ぜならば、出力のスイッチング動作により発生されるノ
イズが本発明により著しく減少されているからである。
【００６６】更に注意すべきことであるが、好適実施例
の回路は、出力端子が完全な論理レベルに到達する前に
前のサイクルがアボート即ち中止された場合に、プレチ
ャージ期間中に、最も最近にターンオンされたドライバ
トランジスタをターンオンさせてその出力端を駆動する
ことが可能である。そのようであるから、本発明のこの
実施例においては、仮定されたデータ状態に基づくもの
ではなく、出力端子における実際のデータ状態に従って
プレチャージが行なわれる。アクティブな（非プレチャ
ージ）動作期間中に最も最近にターンオンされたドライ
バトランジスタが次のプレチャージ動作においてターン
オフされるトランジスタであるように本発明を構成する
ことが可能なものであるが、上述した実施例において使
用される出力端子自身のラッチング及び比較が好適であ
る。なぜならば、それは不完全なサイクル動作を考慮に
入れるものだからである。本発明の別の実施例によれ
ば、前のサイクルの出力データ状態を維持するために前
サイクルデータラッチ４６を使用するものではない。そ
の代わりに、シュミットトリガ（又は、ヒステリシスを
有するその他のレベル検知器回路）のトリップ電圧が十
分に異なった電圧に設定されている場合には、ドライバ
トランジスタ１２，１４のうちの一方のみが与えられた
プレチャージ操作に対してターンオンされる。上述した
本発明の好適実施例の場合においては他方のシュミット
トリガは強制的にオフされるものではないが、出力端子
（反対のドライバトランジスタにより駆動される）がト
リップ点に到達しない場合には、プレチャージ期間中に
それと関連するドライバトランジスタをターンオンする
ことから防止される。
の回路は、出力端子が完全な論理レベルに到達する前に
前のサイクルがアボート即ち中止された場合に、プレチ
ャージ期間中に、最も最近にターンオンされたドライバ
トランジスタをターンオンさせてその出力端を駆動する
ことが可能である。そのようであるから、本発明のこの
実施例においては、仮定されたデータ状態に基づくもの
ではなく、出力端子における実際のデータ状態に従って
プレチャージが行なわれる。アクティブな（非プレチャ
ージ）動作期間中に最も最近にターンオンされたドライ
バトランジスタが次のプレチャージ動作においてターン
オフされるトランジスタであるように本発明を構成する
ことが可能なものであるが、上述した実施例において使
用される出力端子自身のラッチング及び比較が好適であ
る。なぜならば、それは不完全なサイクル動作を考慮に
入れるものだからである。本発明の別の実施例によれ
ば、前のサイクルの出力データ状態を維持するために前
サイクルデータラッチ４６を使用するものではない。そ
の代わりに、シュミットトリガ（又は、ヒステリシスを
有するその他のレベル検知器回路）のトリップ電圧が十
分に異なった電圧に設定されている場合には、ドライバ
トランジスタ１２，１４のうちの一方のみが与えられた
プレチャージ操作に対してターンオンされる。上述した
本発明の好適実施例の場合においては他方のシュミット
トリガは強制的にオフされるものではないが、出力端子
（反対のドライバトランジスタにより駆動される）がト
リップ点に到達しない場合には、プレチャージ期間中に
それと関連するドライバトランジスタをターンオンする
ことから防止される。
【００６７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来の出力ドライバ回路を示した概略図。
【図２】 本発明の好適実施例を組込むことが可能なメ
モリ集積回路の一例を示した概略図。
モリ集積回路の一例を示した概略図。
【図３】 本発明の好適実施例に基づく出力ドライバ回
路を示した概略ブロック図。
路を示した概略ブロック図。
【図４】 図３の回路におけるデータラッチを示した概
略図。
略図。
【図５】 図３の回路におけるゲート型シュミットトリ
ガを示した概略図。
ガを示した概略図。
【図６】 図３の回路におけるプルアップ制御回路及び
プルダウン制御回路を示した概略図。
プルダウン制御回路を示した概略図。
【図７】 図３の回路の動作を示したタイミング線図。
３０ 入力／出力回路 ４０ｕ プルアップ制御回路 ４０ｄ プルダウン制御回路 ４２ ゲート型シュミットトリガ ４４ ＧＥＱ発生器 ４６ 前サイクルデータラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク エイ． ライシンガー アメリカ合衆国， テキサス 75007， カーロルトン， リージェンシー 3118 (72)発明者 ウィリアム シー． スレマー アメリカ合衆国， テキサス 75243， ダラス， アーボアサイド ドライブ 9114
Claims (23)
- 【請求項１】 集積回路用の出力ドライバにおいて、 第一バイアス電圧と出力端子との間に接続された導通経
路を具備すると共に制御端子を具備する第一ドライバト
ランジスタが設けられており、 前記出力端子における電圧に対応するデータ状態を格納
するメモリが設けられており、前記メモリは前記出力端
子へ結合した入力端を具備しており、 データ入力端を具備し、プレチャージ信号を受取るため
の制御端子を具備し、前記メモリの出力端へ結合した入
力端を具備し、且つ前記第一ドライバトランジスタの制
御端子へ結合した出力端を具備する第一ドライバ制御回
路が設けられており、前記第一ドライバ制御回路は、 前記メモリの内容が前記第一バイアス電圧に対応する論
理レベルを有する第一データ状態にあることと結合して
前記プレチャージ信号に応答して前記第一ドライバトラ
ンジスタをターンオフさせ、 前記メモリの内容が第二バイアス電圧に対応する論理レ
ベルを有する第二データ状態にあることと結合して前記
プレチャージ信号に応答して前記第一ドライバトランジ
スタをターンオンし、 そのデータ入力端において前記第一論理状態を受取るこ
とと結合して前記プレチャージ信号が存在しないことに
応答して前記第一ドライバトランジスタをターンオンさ
せる、ことを特徴とする出力ドライバ。 - 【請求項２】 請求項１において、前記メモリが、前記
出力端子へ結合したデータ入力端を具備すると共に前記
プレチャージ信号に応答して前記出力端子における電圧
に対応するデータ状態が前記ラッチ内にラッチされるよ
うに前記プレチャージ信号を受取る制御入力端を具備す
るラッチを有することを特徴とする出力ドライバ。 - 【請求項３】 請求項１において、前記第一ドライバ制
御回路が、 前記出力端子へ結合した入力端を具備すると共に前記メ
モリの内容が前記第二データ状態にあることに応答して
イネーブルされるように前記メモリへ結合されたイネー
ブル入力端を具備するゲート型レベル検知器と、 前記プレチャージ信号を受取る入力端を具備すると共に
前記ゲート型レベル検知器へ結合されており前記ゲート
型レベル検知器が、イネーブルされた場合に、前記出力
端子が前記第一バイアス電圧から実質的に異なった電圧
にあることを表わすことに応答して前記第一ドライバト
ランジスタをターンオンさせる論理回路と、を有するこ
とを特徴とする出力ドライバ。 - 【請求項４】 請求項３において、前記論理回路が、 前記出力端子と前記第一ドライバトランジスタのゲート
との間に結合した導通経路を具備すると共に前記ゲート
型レベル検知器へ結合された制御端子を具備するパスト
ランジスタを有しており、前記パストランジスタは前記
ゲート型レベル検知器が、イネーブルされた場合に、前
記出力端子が前記第一バイアス電圧とは実質的に異なっ
た電圧にあることを表わすことに応答して導通状態とな
ることを特徴とする出力ドライバ。 - 【請求項５】 請求項１において、更に、 前記第二バイアス電圧と前記出力端子との間に結合した
導通経路を具備すると共に制御端子を具備する第二ドラ
イバトランジスタが設けられており、 データ入力端を具備し、前記プレチャージ信号を受取る
制御入力端を具備し、前記メモリの出力端へ結合した入
力端を具備し、且つ前記第二ドライバトランジスタの制
御端子へ結合した出力端を具備する第二ドライバ制御回
路が設けられており、前記第二ドライバ制御回路は、 前記メモリの内容が前記第二データ状態にあることと結
合して前記プレチャージ信号に応答して前記第二ドライ
バトランジスタをターンオフし、 前記メモリの内容が前記第一状態にあることと結合して
前記プレチャージ信号に応答して前記第二ドライバトラ
ンジスタをターンオンし、 そのデータ入力端において前記第二論理状態を受取るこ
とと結合して前記プレチャージ信号が存在しないことに
応答して前記第二ドライバトランジスタをターンオンさ
せる、ことを特徴とする出力ドライバ。 - 【請求項６】 請求項５において、前記第一ドライバ制
御回路が、 前記出力端子へ結合した入力端を具備すると共に前記メ
モリの内容が前記第二データ状態にあることに応答して
イネーブルされるように前記メモリへ結合したイネーブ
ル入力端を具備する第一ゲート型レベル検知器と、 前記プレチャージ信号を受取るための入力端を具備して
おり且つ前記第一ゲート型レベル検知器へ結合されてお
り前記第一ゲート型レベル検知器が、イネーブルされた
場合に、前記出力端子が前記第一バイアス電圧とは実質
的に異なった電圧にあることを表わすことに応答して前
記第一ドライバトランジスタをターンオンさせる第一論
理回路と、を有しており、且つ前記第二ドライバ制御回
路が、 前記出力端子へ結合した入力端を具備すると共に前記メ
モリの内容が前記第一データ状態にあることに応答して
イネーブルされるように前記メモリへ結合したイネーブ
ル入力端を具備する第二ゲート型レベル検知器と、 前記プレチャージ信号を受取る入力端を有しており且つ
前記第二ゲート型レベル検知器へ結合されており前記第
二ゲート型レベル検知器が、イネーブルされた場合に、
前記出力端子が前記第二バイアス電圧とは実質的に異な
った電圧にあることを表わすことに応答して前記第二ド
ライバトランジスタをターンオンさせる第二論理回路
と、を有することを特徴とする出力ドライバ。 - 【請求項７】 出力ドライバ回路において、 電源電圧と出力端子との間に結合した導通経路を具備す
ると共に制御端子を具備するプルアップトランジスタ、 基準電圧と前記出力端子との間に結合した導通経路を具
備すると共に制御端子を具備するプルダウントランジス
タ、 データ信号を受取るデータ入力端を具備し、前記プルア
ップトランジスタの制御端子へ結合した出力端を具備
し、第一論理状態にある前記データ信号に応答して前記
出力端子を前記電源電圧へ向けて駆動するために前記プ
ルアップトランジスタを制御するプルアップ制御回路、 データ信号を受取るデータ入力端を具備し、前記プルダ
ウントランジスタの制御端子へ結合した出力端を具備
し、第二論理状態にある前記データ信号に応答して前記
出力端子を前記基準電圧へ向けて駆動するために前記プ
ルダウントランジスタを制御するプルダウン制御回路、 新たなサイクルの開始を表わすプレチャージ信号を発生
する手段、 前記プレチャージ信号に応答して前記出力端子における
論理状態を格納する手段、 前記出力端子へ結合した入力端を具備し、前記プレチャ
ージ信号を受取り且つ前記格納手段が前記第二論理状態
を格納することと結合して前記プレチャージ信号に応答
して第一レベル検知器回路がイネーブルされるように前
記格納手段の内容を受取る制御入力端を具備し、且つ前
記プルアップ制御回路へ結合した出力端を具備する第一
レベル検知器回路、 前記入力端子へ結合した入力端を具備し、前記プレチャ
ージ信号を受取り且つ前記格納手段が前記第一論理状態
を格納することと結合して前記第二レベル検知器回路が
前記プレチャージ信号に応答してイネーブルされるよう
に前記格納手段の内容を受取る制御入力端を具備し、且
つ前記プルダウン制御回路へ結合した出力端を具備する
第二レベル検知器回路、を有しており、前記第一レベル
検知器回路が前記出力端子における電圧が前記供給電圧
から著しく異なるものであることを表わすことに応答し
て前記プルアップトランジスタをターンオンし、且つ前
記プルダウン制御回路が、前記第二レベル検知器回路
が、前記出力端子における電圧が前記基準電圧から著し
く異なるものであることを表わすことに応答して前記プ
ルダウントランジスタをターンオンさせることを特徴と
する出力ドライバ。 - 【請求項８】 請求項７において、前記第一及び第二レ
ベル検知器回路の各々がゲート型シュミットトリガを有
することを特徴とする出力ドライバ。 - 【請求項９】 請求項７において、前記プルアップ制御
回路が、 前記出力端子と前記プルアップトランジスタの制御端子
との間に結合した導通経路を具備すると共に前記第一レ
ベル検知器回路へ結合した制御端子を具備するパストラ
ンジスタを有しており、前記プルアップトランジスタの
制御端子は、前記第一レベル検知器回路が、前記出力端
子における電圧が前記電源電圧と実質的に異なるもので
あることを表わすことに応答して前記出力端子からバイ
アスされることを特徴とする出力ドライバ。 - 【請求項１０】 請求項９において、前記プルアップト
ランジスタが、前記電源電圧近傍の電圧がゲートへ印加
されることに応答してターンオフされる導電型の電界効
果トランジスタであることを特徴とする出力ドライバ。 - 【請求項１１】 請求項１０において、前記プルダウン
制御回路が、 前記出力端子と前記プルダウントランジスタの制御端子
との間に結合した導通経路を具備すると共に前記第二ト
リガ回路へ結合した制御端子を具備するパストランジス
タを有しており、前記プルダウントランジスタの制御端
子が、前記第二トリガ回路が前記出力端子における電圧
が前記基準電圧から実質的に異なるものであることを表
わすことに応答して前記出力端子からバイアスされ、 前記プルダウントランジスタが、前記基準電圧近傍の電
圧がゲートに印加されることに応答してターンオフされ
るような導電型の電界効果トランジスタであることを特
徴とする出力ドライバ。 - 【請求項１２】 集積回路において、 データ処理動作を実施する機能的回路が設けられてお
り、前記機能的回路は出力端を具備しており、 出力端子が設けられており、 第一バイアス電圧と前記出力端子との間に接続した導通
経路を具備すると共に制御端子を具備する第一ドライバ
トランジスタが設けられており、 前記出力端子における電圧に対応するデータ状態を格納
するメモリが設けられており、前記メモリは前記出力端
子へ結合した入力端を具備しており、 前記機能的回路の出力端へ結合したデータ入力端を具備
し、プレチャージ信号を受取る制御入力端を具備し、前
記メモリの出力端へ結合した入力端を具備し、且つ前記
第一ドライバトランジスタの制御端子へ結合した出力端
を具備する第一ドライバ制御回路が設けられており、前
記第一ドライバ制御回路が、 前記メモリの内容が前記第一バイアス電圧に対応する論
理レベルを有する第一データ状態にあることと結合して
前記プレチャージ信号に応答して前記第一ドライバトラ
ンジスタをターンオフし、 前記メモリの内容が第二バイアス電圧に対応する論理レ
ベルを有する第二データ状態にあることと結合して前記
プレチャージ信号に応答して前記第一ドライバトランジ
スタをターンオンし、 前記機能的回路から前記第一論理状態を受取ることと結
合して前記プレチャージ信号が存在しないことに応答し
て前記第一ドライバトランジスタをターンオンさせる、
ことを特徴とする集積回路。 - 【請求項１３】 請求項１２において、更に、 前記第二バイアス電圧と前記出力端子との間に接続した
導通経路を具備すると共に制御端子を具備する第二ドラ
イバトランジスタが設けられており、 前記機能的回路の出力端へ結合したデータ入力端を具備
し、前記プレチャージ信号を受取る制御入力端を具備
し、前記メモリの出力端へ結合した入力端を具備し、且
つ前記第二ドライバトランジスタの制御端子へ結合した
出力端を具備する第二ドライバ制御回路が設けられてお
り、前記第二ドライバ制御回路は、 前記メモリの内容が前記第二データ状態にあることと結
合して前記プレチャージ信号に応答して前記第二ドライ
バトランジスタをターンオフし、 前記メモリの内容が前記第一データ状態にあることと結
合して前記プレチャージ信号に応答して前記第二ドライ
バトランジスタをターンオンし、 前記機能的回路から前記第二論理状態を受取ることと結
合して前記プレチャージ信号が存在しないことに応答し
て前記第二ドライバトランジスタをターンオンする、こ
とを特徴とする集積回路。 - 【請求項１４】 請求項１２において、更に、 前記出力端子へ結合されており書込み動作期間中に前記
機能的回路への入力信号を受取る入力回路が設けられて
いることを特徴とする集積回路。 - 【請求項１５】 集積回路の出力端子を駆動するプシュ
プル出力ドライバを制御する方法において、前記プシュ
プル出力ドライバは電源電圧と前記出力端子との間に接
続したプルアップトランジスタを有すると共に、基準電
圧と前記出力端子との間に接続したプルダウントランジ
スタを有しており、前記プルアップ及びプルダウントラ
ンジスタの各々は制御端子を有しており、 前記集積回路の動作サイクルが前記出力端子がデータ状
態を送給すべきであることを表わすことに応答して、送
給されるべきデータ状態に対応する前記プルアップ及び
プルダウントランジスタのうちの一つをターンオンさせ
ることにより前記出力端子を論理レベルへ駆動し、 前記機能的回路の新たなサイクルの開始を検知し、 前記検知ステップに応答して、前記駆動ステップにおい
てターンオンされた前記プルアップ及びプルダウントラ
ンジスタのうちの一つをディスエーブルし、 前記ディスエーブルステップ期間中に、前記ディスエー
ブルステップにおいてディスエーブルされなかった前記
プルアップ及びプルダウントランジスタの他方をターン
オンし、 前記出力端子が前記電源電圧と前記基準電圧との間の選
択した電圧に到達することに応答して、前記ターンオン
ステップにおいてターンオンされた前記プルアップ及び
プルダウントランジスタのうちの一つをターンオフし、 前記ターンオフステップの後に、前記ディスエーブルス
テップにおいてディスエーブルされた前記プルアップ及
びプルダウントランジスタの一方をイネーブルさせる、
上記各ステップを有することを特徴とする方法。 - 【請求項１６】 請求項１５において、前記ターンオン
ステップが、前記出力端子をターンオンされるべき前記
プルアップ及びプルダウントランジスタのうちの一方の
制御端子へ結合させることを特徴とする方法。 - 【請求項１７】 請求項１５において、更に、 前記ターンオフステップの後で且つ前記イネーブルステ
ップの前に、前記出力端子における電圧をモニタし、 前記モニタ動作が前記出力端子における電圧が選択され
た量だけ変化したことを表わすことに応答して、前記出
力端子が再度前記選択した電圧に到達するまで、前記タ
ーンオンステップにおいてターンオンされた前記プルア
ップ及びプルダウントランジスタのうちの一方を再度タ
ーンオンさせる、上記各ステップを有することを特徴と
する方法。 - 【請求項１８】 請求項１５において、更に、 前記集積回路へ印加される出力ディスエーブル信号を検
知し、 前記出力ディスエーブル信号に応答して、前記プルアッ
プ及びプルダウントランジスタの両方をターンオフさせ
る、上記各ステップを有することを特徴とする方法。 - 【請求項１９】 集積回路用出力ドライバにおいて、 第一バイアス電圧と出力端子との間に接続した導通経路
を具備すると共に制御端子を具備する第一ドライバトラ
ンジスタが設けられており、 データ入力端を具備し、プレチャージを表わすプレチャ
ージ信号を受取る制御入力端を具備し、前記メモリの出
力端子へ結合した入力端を具備し、且つ前記第一ドライ
バトランジスタの制御端子へ結合した出力端を具備する
第一ドライバ制御回路が設けられており、前記第一ドラ
イバ制御回路が、 前記出力端子における電圧が第一オフトリップ点よりも
前記第一バイアス電圧により近いことに応答してプレチ
ャージ期間中に前記第一ドライバトランジスタをターン
オフし、 前記出力端子における電圧が第一オントリップ点よりも
第二バイアス電圧により近いことに応答してプレチャー
ジ期間中に前記第一ドライバトランジスタをターンオン
し、 プレチャージでない場合に、データ入力端において前記
第一論理状態を受取ることに応答して前記第一ドライバ
トランジスタをターンオンし、 前記第二バイアス電圧と前記出力端子との間に接続した
導通経路を具備すると共に制御端子を具備する第二ドラ
イバトランジスタが設けられており、 データ入力端を具備し、前記プレチャージ信号を受取る
制御入力端を具備し、前記メモリの出力端へ結合した入
力端を具備し、且つ前記第二ドライバトランジスタの制
御端子へ結合した出力端を具備する第二ドライバ制御回
路が設けられており、前記第二ドライバ制御回路が、 前記出力端子における電圧が第二オフトリップ点より前
記第二バイアス電圧により近いことに応答してプレチャ
ージ期間中に前記第二ドライバトランジスタをターンオ
フし、 前記出力端子における電圧が第二オントリップ点よりも
前記第一バイアス電圧により近いことに応答してプレチ
ャージ期間中に前記第二ドライバトランジスタをターン
オンし、 プレチャージでない場合に、データ入力端において前記
第二論理状態を受取ることに応答して前記第二ドライバ
トランジスタをターンオンし、 前記第一オントリップ点及び第二オントリップ点が互い
に実質的に異なった電圧であることを特徴とする出力ド
ライバ。 - 【請求項２０】 請求項１９において、前記第一オント
リップ点が前記第二オントリップ点よりも前記第二バイ
アス電圧により近く、且つ前記第二オントリップ点が前
記第一オントリップ点よりも前記第一バイアス電圧によ
り近いことを特徴とする出力ドライバ。 - 【請求項２１】 請求項２０において、前記第一オフト
リップ点が前記第一オントリップ点よりも前記第一バイ
アス電圧により近く、 前記第一ドライバ制御回路が、更に、 プレチャージ期間中に前記第一ドライバトランジスタを
ターンオンすることに応答して、前記出力端子における
電圧が前記第一オフトリップ点に到達するまで前記第一
ドライバトランジスタをオン状態に維持し、 前記第二オフトリップ点が前記第二オントリップ点より
も前記第二バイアス電圧により近く、 前記第二ドライバ制御回路が、更に、 プレチャージ期間中に前記第二ドライバトランジスタを
ターンオンすることに応答して、前記出力端子における
電圧が前記第二オフトリップ点に到達するまで、前記第
二ドライバトランジスタをオン状態に維持する、ことを
特徴とする出力ドライバ。 - 【請求項２２】 請求項２１において、前記第一及び第
二ドライバ制御回路の各々がシュミットトリガを有する
ことを特徴とする出力ドライバ。 - 【請求項２３】 請求項１９において、更に、 前記出力端子に結合したデータ入力端を具備し、出力端
を具備し、且つ前記出力端子における電圧に対応するデ
ータ状態が前記プレチャージ信号に応答して前サイクル
データ格納手段内にラッチされるように前記プレチャー
ジ信号を受取る制御入力端を具備する前サイクルデータ
格納手段が設けられており、 前記前サイクル格納手段の出力端が、前記第一ドライバ
制御回路が前記第一バイアス電圧に対応する格納された
データ状態に応答してディスエーブルされるような態様
で、且つ前記第二ドライバ制御回路が前記第二バイアス
電圧に対応する格納されたデータ状態に応答してディス
エーブルされるような態様で前記第一及び第二ドライバ
制御回路へ結合されていることを特徴とする出力ドライ
バ。
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