JPH04229661A - 絶縁ゲート型バイポーラトランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電力用スイッチング素子
として用いられる絶縁ゲート型バイポーラトランジスタ
に関するものである。

【０００２】

【従来の技術】近年、電力用スイッチング素子として、
絶縁ゲート型パイポーラトランジスタが報告されている
。この素子はパワーＭＯＳＦＥＴと類似の構造を成して
いるが、ドレイン領域にソース層とは逆の導電型である
半導体層を設けることにより、高抵抗層のドレイン層に
導電率変調をおこさせてオン抵抗を下げ、パワーＭＯＳ
ＦＥＴでは不可能であった高耐圧と低オン抵抗の両立を
可能にしている。

【０００３】図２５は、ｎチャネル型の絶縁ゲート型バ
イポーラトランジスタの模型的な要部縦断面図を示した
ものであり、主要な構成部はｐ＋　型ドレイン層１，ｎ
−　型ドレイン層２，ゲート酸化膜３，ゲート電極４，
ｐ型ベース層５，ｎ＋　型ソース層６，チャネル７，層
間絶縁膜１０，ソース電極１４，ドレイン電極１６から
なっている。

【０００４】ソース電極１４に対し、ゲート電極４に一
定のしきい値電圧以上の電圧を印加すると、ゲート電極
４下のｐ型ベース層５の表面が反転して電子のチャネル
７を形成し、このチャネル７を通って、ｎ＋　型ソース
層６からｎ−　型ドレイン層２に電子が流入する。流入
した電子はｎ−　型ドレイン層２の電位を下げ、ドレイ
ン側のｐ＋　ｎ−　接合を順バイアスする。この結果、
ｐ＋　型ドレイン層１からｎ−　型ドレイン層２に少数
キャリアである正孔が流入する。この正孔の注入によっ
て、ｎ−　型ベース層２は導電率変調を受け、抵抗値が
大幅に下がり、大電流を流すことが可能となる。

【０００５】

【発明が解決しようとする課題】しかしながら、この絶
縁ゲート型バイポーラトランジスタでは素子を流れる電
流密度が大きくなるとｎ＋　型ソース層６下のｐ型ベー
ス層５内において横方向抵抗による電圧降下が大きくな
り、ｎ＋　型ソース層６とｐ型ベース層５との間の接合
が順バイアスされてｎ＋　型ソース層６からｐ型ベース
層５に電子が流入し、ｐ＋　型ドレイン層１，ｎ−　型
ドレイン層２，ｐ型ベース層５およびｎ＋　型ソース層
６から構成される寄生サイリスタによりサイリスタ動作
に入ってしまい、ゲート・ソース間バイアスを零にして
も半導体素子の電流をオフすることができなくなるとい
う所謂ラッチアップ現象が引き起こされる。そのため、
ゲートにより制御できる電流値はこのラッチアップ現象
により制限されてしまう（ラッチアップ電流の低下）。 なお、このラッチアップ現象は素子をターンオフする際
に、より発生しやすい。

【０００６】また、絶縁ゲート型バイポーラトランジス
タにおいてｎ−　型ドレイン層２に注入された少数キャ
リアである正孔は、ゲート電極４に印加した電圧を零に
してチャネル７の電子の流れを止めてもｎ−　型ドレイ
ン層２に蓄積されており、この正孔がソース電極１４を
介して排出されるか，あるいは電子との再結合により消
滅するまでは電流が流れ続け、ターンオフ時間が長くな
ってしまう。そのため、絶縁ゲート型バイポーラトラン
ジスタを電力用スイッチング素子として、例えばＰＷＭ
（Ｐｕｌｓｅ　　Ｗｉｄｔｈ　　Ｍｏｄｕｌａｔｉｏｎ
）方式のモータ制御等に採用する場合、電流のスイッチ
ング周波数を高められなくなり、電力制御範囲が限られ
てしまうことになる。

【０００７】これらラッチアップ現象および正孔蓄積に
よるターンオフ時間の増大は、絶縁ゲート型バイポーラ
トランジスタの繰り返し配置されたセルの縁端部等の特
定の場所で発生しやすい。

【０００８】以下、その理由を図２６により説明する。 図２６にはセルの縁端部の一例として、ゲートボンディ
ングパッド１５ａ近傍の断面構造を示す。図２６に示す
ように、各セルはピッチＷＣ　で繰り返し配列され、基
本セル領域１３においてソース電極１４に流れ込む電流
は、幅ＷＣ　のｎ−　型ドレイン層２（領域２ａ）を流
れるキャリアにより決定される。しかし、ゲートボンデ
ィングパッド１５ａに隣接する基本セル領域（縁端セル
）１２においてソース電極１４に流れ込む電流は、幅Ｗ
Ｃ　及び幅ＷＧ　からなるｎ−　型ドレイン層２（領域
２ｂ）を流れるキャリアにより決定され、ゲートボンデ
ィングパッド１５ａから離れた基本セル領域１３よりも
電流密度が大きくなる。従って、ゲートボンディングパ
ッド１５ａに隣接する基本セル領域１２のｐ型ベース層
５を流れる電流による電圧降下は、ゲートボンディング
パッド１５ａから離れた基本セル領域１３よりも大きく
なり、しかしてラッチアップ現象はこのゲートボンディ
ングパッド１５ａに隣接する基本セル領域１２において
発生しやすくなり、これがラッチアップ電流低下の原因
となる。

【０００９】また、素子のターンオフ時には、図２６の
領域１１と領域１２では、領域２ａより広い領域２ｂで
蓄積された少数キャリア（正孔）が基本セル領域１２の
ソース電極１４から排出されることから、領域２ａのみ
で蓄積された少数キャリアをソース電極１４から排出す
る基本セル領域１３に対し、スイッチングスピードが遅
くなる原因となる。

【００１０】なお、これらの現象はゲートボンディング
パッド１５ａ近傍に限らず、他のセル縁端部であるゲー
ト電極引き回し領域，ソース電極パッド領域においても
発生することが確認されている。

【００１１】そこで、例えばＵＳＰ４６３１５６４号公
報あるいは特開昭６３−１０４４８０号公報において、
ゲートボンディングパッド１５ａに隣接する縁端セル１
２を利用して、蓄積キャリアをソース電極１４へ抜きと
る構造が提案されている。図２７にその構造を示す。

【００１２】すなわち、図２７に示すように、図２６に
おいて縁端セル１２にあたるＰ型ベース層５をゲートボ
ンディングパッド１５ａ下に設けられ該ゲートボンディ
ングパッド１５ａをｎ−　型ドレイン層２からシールド
するためのｐ＋　ウエル層（ｐ型パッドウエル層）８と
接続形成するようにして、パッド下に蓄積された正孔を
ｐ＋　型ウエル層８を介して縁端セル１２を利用して構
成されたコンタクトホールからソース電極１４へと抜き
とるようにしている。

【００１３】しかしながら、近年、電力用スイッチング
素子においてはそのオン抵抗をより低減するために、ま
た大電流化を図るためにチャネル周囲長をより長く稼ぐ
ようにセルを微細化し、同じチップ面積においてより多
くのセルを構成することが、あるいは素子性能を維持し
たままで素子サイズを小型化するために、セルを微細化
することが望まれている。

【００１４】この要望により、今後セルの微細化はます
ます進むことが予想される。しかしながら、一方、問題
となるパッド領域はワイヤボンディングのためにある程
度の面積が要求されるため、このセルの微細化に伴い、
セル面積に対するパッド領域面積は増加する傾向にある
。その結果、図２７に示す従来構造では結局新たに縁端
セルとなった基本セル領域（領域１３）においてラッチ
アップを発生しやすくなることとなり、また、ターンオ
フ時間の短縮もあまり効果が期待できなくなるという問
題がある。

【００１５】本発明はこうした問題点に鑑みてなされた
ものであり、たとえセルの微細化が進んでも、ラッチア
ップ電流値の向上およびターンオフ時間の短縮を同時に
実現することができる絶縁ゲート型バイポーラトランジ
スタとその製造方法を提供することを目的とする。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に構成された本発明による絶縁ゲート型バイポーラトラ
ンジスタは、第１導電型の半導体基板と、この基板上に
形成されるとともに、第１領域およびこの第１領域の縁
端に位置する第２領域を有する第２導電型の半導体層と
、この半導体層の前記第１領域表面の複数領域において
、前記半導体層表面に接合が終端すべく形成された第１
導電型のベース層と、この複数あるベース層の各々を基
本セルとして、この各基本セルのベース層表面に、該ベ
ース層の接合の終端に沿って間隔を残して接合が終端す
るように該ベース層内に形成された第２導電型のソース
層と、前記半導体層と前記ソース層との間の前記ベース
層表面の前記間隔をチャネル領域として、少なくともこ
のチャネル領域上にゲート絶縁膜を介して形成されたゲ
ート電極と、前記各基本セルにおいて、前記ベース層と
前記ソース層との両方に接触部を有するソース電極と、
前記半導体層の前記第１領域の縁端に位置する前記第２
領域表面において、前記半導体層表面に接合が終端する
とともに、前記半導体基板からこの第２領域の前記半導
体層に流入された少数キャリアを前記ソース電極へ排出
するように低抵抗に形成された第１導電型の少数キャリ
ア抜き取り層とを備えるものであり、またその製造方法
としては、一方の主面側に第２導電型の半導体層が形成
された第１導電型の半導体基板を用意し、前記半導体層
の第１領域およびこの第１領域の縁端に位置する第２領
域において前記第１領域表面の複数領域と前記第２領域
表面とに、前記半導体層表面に接合が終端し、かつ第１
導電型のウエル層を形成する第１工程と、前記半導体層
表面上において、少なくとも前記半導体層の前記第１領
域表面に形成された複数のウエル層における接合の終端
近傍に位置するとともに、前記第２領域表面に形成され
たウエル層の前記第１領域との境界に沿って第１領域側
から第２領域側へ向かって所定の長さだけ延在する延在
部を繰り返して配置するパターンを有して、ゲート電極
をゲート絶縁膜を介して形成する第２工程と、前記第１
領域において前記半導体層表面に接合が終端するように
第１導電型のベース層を前記ゲート電極と自己整合的に
形成し、このベース層を基本セルとして該基本セルの前
記ベース層表面に、該ベース層の接合の終端に沿って間
隔を残して接合が終端するように第２導電型のソース層
を前記ゲート電極と自己整合的に形成する第３工程と、
前記基本セルの前記ベース層表面および前記第２領域の
ウエル層表面をさらに低抵抗とすべく第１導電型の不純
物を高濃度に導入して高不純物濃度とする第４工程と、
前記第１領域上において前記基本セルの前記ベース層お
よび前記ソース層の両方に開口する第１の開口部と、前
記第２領域上において前記高不純物濃度とされたウエル
層に開口する第２の開口部と、前記第２領域上において
前記ゲート電極の延在部に開口する第３の開口部とを有
する層間絶縁膜を、前記ゲート電極を介して前記半導体
層表面上に形成する第５工程と、前記第１領域上におい
て前記第１の開口部を介して前記ベース層および前記ソ
ース層の両方とに電気接続するとともに、前記第２領域
上において前記第２の開口部を介して前記高不純物濃度
とされたウエル層と電気接続するソース電極と、前記第
２領域上において前記第３の開口部を介して前記ゲート
電極と電気接続するゲート電極パッドとを、互いに電気
的分離された状態で前記層間絶縁膜上に形成する第６工
程とを含むことを特徴としている。

【００１７】

【作用および効果】上記構成を有する本発明にかかる絶
縁ゲート型バイポーラトランジスタは、基本セルが配さ
れた前記第１領域においては、各基本セルにおいて前記
ゲート電極により駆動制御されると前記半導体層と前記
ソース層との間の前記ベース層表面の前記間隔がチャネ
ル領域として作用し、ソース電極から該チャネル領域を
通ってキャリアが前記半導体層に流入する。これにより
、前記半導体基板から少数キャリアが前記半導体層に流
入され、前記半導体層が導電率変調を受けて素子が導通
する。

【００１８】この時、この第１領域の縁端に位置する前
記半導体層の第２領域にも少数キャリアが前記半導体基
板から流入される。この第２領域に流入された少数キャ
リアは、該第２領域表面に形成された低抵抗で第１導電
型の前記少数キャリア抜き取り層を通って前記ソース電
極へ排出される。

【００１９】従って、前記基本セルにおいて前記第１領
域の縁端でかつ前記第２領域近傍に配された基本セルに
、前記第２領域に流入した少数キャリアが流れ込んで電
流密度を増大させることに起因したラッチアップ電流値
の低下を防止できる。

【００２０】また、素子のターンオフ時においては、素
子駆動時に前記半導体基板から前記半導体層の第２領域
に流入され、該第２領域に蓄積された少数キャリアは、
たとえセルが微細化されたとしても、やはり該第２領域
表面に形成された低抵抗で第１導電型の前記少数キャリ
ア抜き取り層を通ってすばやく前記ソース電極へ排出さ
れる。

【００２１】また、製造方法においては、そのゲート電
極のパターンより第２領域上に実質ゲート電極は存在し
ない構成となるため、少数キャリア抜き取りとしてのウ
エル層（第２領域）はさらに高不純物濃度とすることが
容易にできる。

【００２２】また、この高濃度とする工程は、ベース層
のコンタクト抵抗低下のための工程と同時にできるため
、実質的にマスク工程が増大することはない。以上述べ
たように、本発明によれば、たとえセルの微細化が進ん
でも、ラッチアップ電流値の向上およびターンオフ時間
の短縮を同時に実現できるという優れた効果が奏される
。

【００２３】

【実施例】以下、本発明を図に示す実施例に基づいて説
明する。図１〜３は、本発明第１実施例を適用した絶縁
ゲート型バイポーラトランジスタのゲート電極パッド（
ボンディングパッド１５ａ）近傍の構造を示すものであ
り、図１はその表面パターン構造を示す模式的平面図、
図２は図１におけるＡ−Ａ断面図、図３は図１における
Ｂ−Ｂ断面図である。なお、図２５〜２７と対応する部
分には同一符号が付してある。

【００２４】以下、これを製造工程に従って詳細に説明
する。まず、半導体基板であるｐ＋　型シリコン基板を
用意し、これにエピタキシャル成長により低不純物濃度
で比抵抗３０〔Ω−ｃｍ〕の半導体層であるｎ−　型層
を約１００〔μｍ〕形成する。これらのｐ＋　型シリコ
ン基板およびｎ−　型層により、図４に示すように、各
々ｐ＋　型ドレイン層１，ｎ−　型ドレイン層２が形成
される。さらに、後工程においてシリコンウエハ表面が
汚染されるのを防止すべく、表面に熱酸化膜（フィール
ド酸化膜）を形成する。次に、このｎ−　型ドレイン層
２の酸化膜表面に、通常のフォトリソグラフィにより、
電極パッド領域およびｐ型ベース層形成予定領域に開口
パターンを有するレジスト膜を形成し、このレジスト膜
をマスクとしてボロンをイオン注入し、ドライブイン及
びフィールド酸化することにより、図５に示すように、
ｐ＋　型ウエル５ａ，８ａを選択的に形成する。次に、
フォトエッチングによりフィールド酸化膜を部分的に選
択エッチングした後に、図６に示すように、ｎ−　型ド
レイン層２の表面を酸化してゲート酸化膜３を形成する
。ここで、電極パッド領域のｐ＋型ウエル８ａ上のフィ
ールド酸化膜は、従来構造では残すようにしていたが、
本実施例では全面除去するようにしている。これは後工
程でｐ＋　型ウエル８ａに再度イオン注入を行うためで
ある。

【００２５】そして、ウエハ表面全面にゲート電極とす
る高濃度にドーピングされたポリシリコンを５０００Å
程度堆積し、図７の平面図に示すように、格子状でゲー
ト電極パッド領域まで延在するパターンのゲート電極４
を形成する。

【００２６】ここで、ゲート電極４は、図７のＡ−Ａ断
面図を示す図８およびＢ−Ｂ断面図を示す図９に示すよ
うに、ｐ＋　型ウエル８ａ端部において、ｐ＋　型ウエ
ル８ａ上に重なる延在部分がくし歯状のパターンをもっ
て形成されており、ｐ＋　型ウエル８ａ表面上にはこの
延在部分を除いてポリシリコン膜は実質上堆積されてい
ないことになる。

【００２７】この後、図１０に示すように、このゲート
電極４をマスクとしてボロンをイオン注入してドライブ
インにより約３〔μｍ〕拡散して上述のｐ＋　型ウエル
５ａ，８ａとともにｐ型ベース層５，ゲート電極パッド
下のｐ型パッドウエル層８を形成する。

【００２８】次いで、通常のフォトリソグラフィにより
ゲート電極４による窓において、各基本セルの中央部お
よびパッド領域全面を、ｎ＋　型ソース層６形成予定位
置のみに開口する形状にパターニングされたレジスト膜
で覆い、このレジスト膜とゲート電極４とをマスクとし
てリンのイオン注入を行い、レジスト除去後ドライブイ
ン拡散を用いて、図１１に示すように、ｎ＋　型ソース
層６を基本セル形成領域のみに形成する。

【００２９】続いて、通常のフォトリソグラフィにより
形成したレジストパターンをマスクとしてボロンのイオ
ン注入を行い、レジスト除去後ドライブイン拡散するこ
とにより、図１２に示すように、ｐ型ベース層５とソー
ス電極１４とのコンタクト抵抗低下に寄与するコンタク
ト層としてのｐ＋＋型コンタクト層５ｂおよびｐ型パッ
ドウエル層８の表面濃度を高濃度として抵抗低下に寄与
するｐ＋＋型パッド層９を形成する。ここで、ｐ＋＋型
パッド層９は、シリコンウエハのパッド領域表面には従
来構造のようにゲート電極４とポンディングパッドと接
続するポリシリコン膜が全面に形成されていないため、
実質上ｐ型パッドウエル層８表面に全域にわたって形成
することができる。

【００３０】このようにして、ｐ型ベース層５とｎ＋　
型ソース層６がゲート電極４による共通のマスクにより
位置決めされる、所謂ＤＳＡ技術（Ｄｉｆｆｕｓｉｏｎ
　　Ｓｅｌｆ　Ａｌｉｇｎｍｅｎｔ）によりチャネル７
が形成される。その後、ＣＶＤによりＰＳＧ，ＢＰＳＧ
等の酸化膜を堆積し、基本セル領域においてｐ型ベース
層５（ｐ＋＋型コンタクト層５ｂ）およびｎ＋　型ソー
ス層６の両方に開口するコンタクトホール１０ａ，ゲー
ト電極パッド領域下周端において櫛歯状とされセル領域
方向に延びたｐ＋＋型パッド層９の領域２０に開口する
コンタクトホール１０ｂ，およびゲート電極パッド領域
下においてゲート電極パッド金属（ゲートボンディング
パッド１５ａ）とゲート電極４とを接続するためのコン
タクトホール１０ｃを有する層間絶縁膜１０が形成され
る。図１３にその表面パターンを示す平面図、図１４に
図１３のＡ−Ａ断面図、図１５に図１３のＢ−Ｂ断面図
を示す。

【００３１】さらにアルミ膜の蒸着，パターニングによ
り、図１６に示すようにウエハ表面にソース電極１４，
ゲート電極パッド（ゲートボンディングパッド１５ａ）
が形成される。このとき上述した各々のコンタクトホー
ルを介して、図１７，１８に示すように、ソース電極１
４は基本セル領域においてｐ型ベース層５（ｐ＋＋型コ
ンタクト層５ｂ）およびｎ＋　型ソース層６の両方に電
気的接続されるとともに、図１７に示すようにゲートボ
ンディングパッド１５ａ下周端のｐ＋＋型パッド層９の
領域２０において電気的接続される。また、ゲートボン
ディングパッド１５ａは、図１８に示すように、ゲート
電極４の延在部分において電気的接続される。

【００３２】そして、最後に基板の裏面，すなわちｐ＋
　型ドレイン層１の背面に金属膜の蒸着によりドレイン
電極１６を形成して、図１〜３に示す絶縁ゲート型バイ
ポーラトランジスタが製造される。

【００３３】上記の如く製造された絶縁ゲート型バイポ
ーラトランジスタには、図１〜３に示すように、ゲート
ボンディングパッド１５ａ下のｐ型パッドウエル層８に
高不純物濃度で低抵抗とされたｐ＋＋型パッド層９が形
成されており、さらにこのｐ＋＋型パッド層９が領域２
０においてコンタクトホール１０ｂを介してソース電極
１４とオーミック接触している。従って、素子動作時に
ゲート電極パッド領域下部のｐ＋　型ドレイン層１より
ｎ−　型ドレイン層２に注入される正孔（少数キャリア
）は、該ゲート電極パッド領域に近接する基本セル領域
（縁端セル）１２に流れ込む前に、ｐ型パッドウエル層
８，ｐ＋＋型パッド層９，ｐ＋＋型パッド層９の領域２
０およびコンタクトホール１０ｂを介してソース電極１
４に抜き取られることになる。また、ｐ＋＋型パッド層
９は正孔にとって低抵抗の経路となるため、縁端セル１
２とゲートボンディングパッド１５ａ下との境界領域３
０における正孔も領域２０からソース電極１４に抜き取
られやすい。すなわち、縁端セル１２への正孔の集中は
なくなり、該縁端セル１２でのラッチアップ現象発生に
よるラッチアップ電流値の低下は防止され、しかしてラ
ッチアップ電流値の向上が実現できる。

【００３４】また、ゲート・ターンオフ時にゲートボン
ディングパッド１５ａ下部に蓄積された正孔は、上述の
ように素子動作時にｐ＋＋型パッド層９の領域２０より
ソース電極１４に抜き取られているのに加えて、同じく
この低抵抗とされたｐ＋＋型パッド層９を通って領域２
０よりすばやくソース電極１４に流れるため、ターンオ
フ時間の短縮が実現できる。

【００３５】また、ｐ＋＋型パッド層９はｐ＋＋型コン
タクト層５ｂと同時にゲート電極４とセルフアラインで
形成されるため、マスク工程数の増加を併うこともなく
、またゲートボンディングパッド１５ａ近傍でのゲート
電極４のパターンを変更することにより、ゲートボンデ
ィングパッド１５ａ下周端において櫛歯状とされたｐ＋
＋型パッド層９の領域２０に開口するコンタクトホール
１０ｂの開口面積は容易に増大させることができ、上述
したコンタクトホール１０ｂを介しての正孔抜き取り効
果をさらに向上させることができる。

【００３６】さらに、ｐ＋＋型パッド層９はｐ型パッド
ウエル層８の実質上ほぼ全域にわたって形成することが
でき、基本セルのセル微細化に併ってベースコンタクト
の面積が小さくなったとしても、パッド下に蓄積された
正孔の抜き取り通路としてのｐ＋＋型パッド層９は従来
構造より大幅に抵抗低下を図ることができる。

【００３７】なお、図１９に示すように、実際上、絶縁
ゲート型バイポーラトランジスタのゲート電極パッド１
５は矩形状のボンディングパッド領域１５ａとこのボン
ディングパッド領域１５ａに接続する比較的細長い線形
状のゲート金属電極引き回し領域１５ｂを有しており、
本発明はこのゲート金属電極引き回し領域１５ｂ近傍に
適用することができる。なお、図１９において１４はソ
ース電極，１４ａはソース電極ボンディング領域を示す
。

【００３８】次に、図２０〜２２を用いて本発明を絶縁
ゲート型バイポーラトランジスタのゲート金属電極引き
回し領域１５ｂ近傍に適用する第２実施例について説明
する。図２０〜２２は絶縁ゲート型バイポーラトランジ
スタのゲート金属電極引き回し領域１５ｂ近傍の構造を
示すものであり、図２０はその表面パターン構造を示す
模式的平面図、図２１は図２０におけるＡ−Ａ断面図、
図２２は図２０におけるＢ−Ｂ断面図である。なお、図
１〜３と対応する部分には同一符号が付してある。

【００３９】上述した図４〜１８に示す製造方法におい
て、ｐ型パッドウエル層８を形成した工程で同様にして
ゲート金属電極引き回し領域１５ｂ下にもｐ＋　型ウエ
ル層８を形成し、さらに図１２に示す工程において、そ
の表面内に多くボロンをイオン注入することにより、ゲ
ート金属電極引き回し領域１５ｂ下における正孔抜き取
り経路として作用するｐ＋＋型パッド層９を形成する。 そして、層間絶縁膜１０にコンタクトホールを形成する
工程において、コンタクトホール１０ｄ，１０ｅを開口
し、アルミ膜を蒸着，パターニングすることにより、コ
ンタクトホール１０ｄ，１０ｅを介してｐ＋＋型層９と
ソース電極１４とを，またゲート電極４とゲート電極引
き回し金属１７とを各々電気的接続する。なお、ゲート
電極引き回し金属１７はアルミ膜のパターニングにより
、ソース電極１４，ゲートボンディングパッド１５ａと
同時に形成される。

【００４０】以上により図２０〜２２に示す構造が製造
され、上述したゲートボンディングパッド１５ａ下に適
用した場合と同様に、ゲート金属電極引き回し領域１５
ｂ下における正孔がｐ＋＋型パッド層９を介してソース
電極１４へ抜き取られることになり、しかして該ゲート
金属電極引き回し領域１５ｂ近傍においても、上記第１
実施例同様、ラッチアップ電流値の向上およびターンオ
フ時間の短縮が実現できることになる。

【００４１】さらに、本発明は図１９において絶縁ゲー
ト型バイポーラトランジスタのソース電極パッド１４ａ
近傍に適用することもできる。図２３〜２４には本発明
を適用した絶縁ゲート型バイポーラトランジスタのソー
ス電極パッド１４ａ近傍の構造を示し、図２３にその表
面パターン構造を示す模式的平面図、図２４に図２３に
おけるＡ−Ａ断面図を示す。なお、図１〜３，図２０〜
２２と対応する部分には同一符号が付してある。

【００４２】このものも上述した例と同様に、ソース電
極パッド１４ａ下のｎ−　型ドレイン層２に注入された
正孔は該ソース電極パッド１４ａ下のｐ＋＋型パッド層
９からパッド１４ａ下の周辺に形成されたリング状のコ
ンタクトホール１０ｆを介してソース電極パッド１４ａ
に抜き取られる。従って、上述した如く、該ソース電極
パッド１４ａ近傍に配置されたセルにおいてラッチアッ
プ電流値の向上およびターンオフ時間の短縮が実現でき
ることになる。

【００４３】また、上記第２実施例を絶縁ゲート型バイ
ポーラトランジスタの最外周に形成されるガードリング
領域とこのガードリング領域に隣接する縁端セルの境界
領域に適用するようにしても良い。

【００４４】なお、上述した実施例は図１〜３，図２０
〜２２あるいは図２３，２４に示すように基本セル領域
の各セルが四角形（格子状）セルで構成されたものに適
用したものであったが、これに限らず、例えばストライ
プ状セルで構成されたもの，六角形セル等、種々のもの
に適用したものであってもよい。

【００４５】また、セルサイズも任意に設定できるもの
であることは言うまでもなく、さらに、例えば図１にお
ける各セルの位置関係もｘ方向，ｙ方向任意にシフトさ
れた位置関係であっても同様な効果が得られるものであ
る。

【００４６】さらに、上述の絶縁ゲート型バイポーラト
ランジスタはｎチャネル型のものであったが、半導体の
型をｎ型とｐ型を各々の層に対して入れ換えた反対導電
型のｐチャネル型絶縁ゲート型バイポーラトランジスタ
に採用しても同様な効果が得られる。

【図面の簡単な説明】

【図１】本発明第１実施例を適用した絶縁ゲート型バイ
ポーラトランジスタのゲートボンディングパッド１５ａ
近傍の構造を示すものであり、その表面パターン構造を
示す模式的平面図である。

【図２】図１に示すものにおけるＡ−Ａ断面図である。

【図３】図１に示すものにおけるＢ−Ｂ断面図である。

【図４】第１実施例の製造工程の説明に供する図である
。

【図５】第１実施例の製造工程の説明に供する図である
。

【図６】第１実施例の製造工程の説明に供する図である
。

【図７】第１実施例の製造工程の説明に供する図である
。

【図８】第１実施例の製造工程の説明に供する図である
。

【図９】第１実施例の製造工程の説明に供する図である
。

【図１０】第１実施例の製造工程の説明に供する図であ
る。

【図１１】第１実施例の製造工程の説明に供する図であ
る。

【図１２】第１実施例の製造工程の説明に供する図であ
る。

【図１３】第１実施例の製造工程の説明に供する図であ
る。

【図１４】第１実施例の製造工程の説明に供する図であ
る。

【図１５】第１実施例の製造工程の説明に供する図であ
る。

【図１６】第１実施例の製造工程の説明に供する図であ
る。

【図１７】第１実施例の製造工程の説明に供する図であ
る。

【図１８】第１実施例の製造工程の説明に供する図であ
る。

【図１９】絶縁ゲート型バイポーラトランジスタの平面
図である。

【図２０】本発明を適用した絶縁ゲート型バイポーラト
ランジスタのゲート金属電極引き回し領域１５ｂ近傍の
構造を示すものであり、その表面パターン構造を示す模
式的平面図である。

【図２１】図２０に示すものにおけるＡ−Ａ断面図であ
る。

【図２２】図２０に示すものにおけるＢ−Ｂ断面図であ
る。

【図２３】本発明を適用した絶縁ゲート型バイポーラト
ランジスタのソース電極パッド近傍の構造を示すもので
あり、その表面パターン構造を示す模式的平面図である
。

【図２４】図２３に示すものにおけるＡ−Ａ断面図であ
る。

【図２５】絶縁ゲート型バイポーラトランジスタの基本
的構造を示す縦断面図である。

【図２６】図２５に示す絶縁ゲート型バイポーラトラン
ジスタのゲートボンディングパッド近傍の断面構造図で
ある。

【図２７】従来の正孔抜き取り構造を備えた絶縁ゲート
型バイポーラトランジスタのゲートボンディングパッド
近傍の断面構造図である。

【符号の説明】

１　　ｐ＋　型ドレイン層 ２　　ｎ−　型ドレイン層 ３　　ゲート酸化膜 ４　　ゲート電極 ５　　ｐ型ベース層 ６　　ｎ＋　型ソース層 ７　　チャネル領域 ８　　ｐ型パッドウエル層 ９　　少数キャリアの抜き取り層としてのｐ＋＋型パッ
ド層１０　　層間絶縁膜 １０ａ〜１０ｆ　　コンタクトホール １４　　ソース電極 １４ａ　　ソース電極パッド １５　　ゲート電極パッド １５ａ　　ゲートボンディングパッド領域１５ｂ　　ゲ
ート金属電極引き回し領域１６　　ドレイン電極 １７　　ゲート電極引き回し金属

Claims (6)

【特許請求の範囲】
1. 【請求項１】　　第１導電型の半導体基板と、この基板
   上に形成されるとともに、第１領域およびこの第１領域
   の縁端に位置する第２領域を有する第２導電型の半導体
   層と、この半導体層の前記第１領域表面の複数領域にお
   いて、前記半導体層表面に接合が終端すべく形成された
   第１導電型のベース層と、この複数あるベース層の各々
   を基本セルとして、この各基本セルのベース層表面に、
   該ベース層の接合の終端に沿って間隔を残して接合が終
   端するように該ベース層内に形成された第２導電型のソ
   ース層と、前記半導体層と前記ソース層との間の前記ベ
   ース層表面の前記間隔をチャネル領域として、少なくと
   もこのチャネル領域上にゲート絶縁膜を介して形成され
   たゲート電極と、前記各基本セルにおいて、前記ベース
   層と前記ソース層との両方に接触部を有するソース電極
   と、前記半導体層の前記第１領域の縁端に位置する前記
   第２領域表面において、前記半導体層表面に接合が終端
   するとともに、前記半導体基板からこの第２領域の前記
   半導体層に流入された少数キャリアを前記ソース電極へ
   排出するように低抵抗に形成された第１導電型の少数キ
   ャリア抜き取り層とを備えたことを特徴とする絶縁ゲー
   ト型バイポーラトランジスタ。
2. 【請求項２】　　前記第２領域の前記半導体層表面上に
   は、前記ゲート電極と電気的接続されるゲート電極パッ
   ドが絶縁膜を介して構成されており、この絶縁膜には、
   前記第２領域の前記第１領域との境界近傍において、前
   記ゲート電極パッドと前記ゲート電極とを電気的接続す
   るためのコンタクトホールと、前記少数キャリア抜き取
   り層と前記ソース電極とを電気的接続するためのコンタ
   クトホールとが、交互に配置されていることを特徴とす
   る請求項１記載の絶縁ゲート型バイポーラトランジスタ
   。
3. 【請求項３】　　前記ゲート電極パッドはゲートボンデ
   ィングパッドであることを特徴とする請求項２に記載の
   絶縁ゲート型バイポーラトランジスタ。
4. 【請求項４】　　前記ゲート電極パッドはゲート電極引
   き回し金属であることを特徴とする請求項２に記載の絶
   縁ゲート型バイポーラトランジスタ。
5. 【請求項５】　　一方の主面側に第２導電型の半導体層
   が形成された第１導電型の半導体基板を用意し、前記半
   導体層の第１領域およびこの第１領域の縁端に位置する
   第２領域において前記第１領域表面の複数領域と前記第
   ２領域表面とに、前記半導体層表面に接合が終端し、か
   つ第１導電型のウエル層を形成する第１工程と、前記半
   導体層表面上において、少なくとも前記半導体層の前記
   第１領域表面に形成された複数のウエル層における接合
   の終端近傍に位置するとともに、前記第２領域表面に形
   成されたウエル層の前記第１領域との境界に沿って第１
   領域側から第２領域側へ向かって所定の長さだけ延在す
   る延在部を繰り返して配置するパターンを有して、ゲー
   ト電極をゲート絶縁膜を介して形成する第２工程と、前
   記第１領域において前記半導体層表面に接合が終端する
   ように第１導電型のベース層を前記ゲート電極と自己整
   合的に形成し、このベース層を基本セルとして該基本セ
   ルの前記ベース層表面に、該ベース層の接合の終端に沿
   って間隔を残して接合が終端するように第２導電型のソ
   ース層を前記ゲート電極と自己整合的に形成する第３工
   程と、前記基本セルの前記ベース層表面および前記第２
   領域のウエル層表面をさらに低抵抗とすべく第１導電型
   の不純物を高濃度に導入して高不純物濃度とする第４工
   程と、前記第１領域上において前記基本セルの前記ベー
   ス層および前記ソース層の両方に開口する第１の開口部
   と、前記第２領域上において前記高不純物濃度とされた
   ウエル層に開口する第２の開口部と、前記第２領域上に
   おいて前記ゲート電極の延在部に開口する第３の開口部
   とを有する層間絶縁膜を、前記ゲート電極を介して前記
   半導体層表面上に形成する第５工程と、前記第１領域上
   において前記第１の開口部を介して前記ベース層および
   前記ソース層の両方とに電気接続するとともに、前記第
   ２領域上において前記第２の開口部を介して前記高不純
   物濃度とされたウエル層と電気接続するソース電極と、
   前記第２領域上において前記第３の開口部を介して前記
   ゲート電極と電気接続するゲート電極パッドとを、互い
   に電気的分離された状態で前記層間絶縁膜上に形成する
   第６工程とを含むことを特徴とする絶縁ゲート型バイポ
   ーラトランジスタの製造方法。
6. 【請求項６】　　前記第２の開口部と前記第３の開口部
   とを、前記第２領域の前記第１領域との境界に沿って前
   記第２領域のウエル層上に交互に配置されるように形成
   することを特徴とする請求項５記載の絶縁ゲート型バイ
   ポーラトランジスタの製造方法。