JPH0638500B2 - 伝導度変調型たて型ｍｏｓｆｅｔ - Google Patents
伝導度変調型たて型ｍｏｓｆｅｔInfo
- Publication number
- JPH0638500B2 JPH0638500B2 JP61251211A JP25121186A JPH0638500B2 JP H0638500 B2 JPH0638500 B2 JP H0638500B2 JP 61251211 A JP61251211 A JP 61251211A JP 25121186 A JP25121186 A JP 25121186A JP H0638500 B2 JPH0638500 B2 JP H0638500B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- source region
- cell
- cells
- vertical mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はドレイン側にソースと逆導電型の領域を付加し
てバイポーラ動作を利用するたて型ＭＯＳＦＥＴの構造
に関する。
てバイポーラ動作を利用するたて型ＭＯＳＦＥＴの構造
に関する。
たて型ＭＯＳＦＥＴの１種である絶縁ゲート型バイポー
ラトランジスタもしくはＩＧＴ，ＣＯＭＦＥＴなどと呼
ばれている素子は、電力用ＭＯＳＦＥＴの高速性や電力
制御が容易であるなどの性質と、バイポーラトランジス
タやサイリスタなどのようなバイポーラ素子の低いオン
電圧などの性質を併せ持つ半導体素子として注目されて
いるものである。
ラトランジスタもしくはＩＧＴ，ＣＯＭＦＥＴなどと呼
ばれている素子は、電力用ＭＯＳＦＥＴの高速性や電力
制御が容易であるなどの性質と、バイポーラトランジス
タやサイリスタなどのようなバイポーラ素子の低いオン
電圧などの性質を併せ持つ半導体素子として注目されて
いるものである。
しかしながら、このようなすぐれた性質をもってるにも
かかわらず、この素子の構造上形成される寄生サイリス
タに起因してラッチアップ現象が生じやすく、そのため
素子の最大電流値が制限されることが一つの欠点となっ
ている。
かかわらず、この素子の構造上形成される寄生サイリス
タに起因してラッチアップ現象が生じやすく、そのため
素子の最大電流値が制限されることが一つの欠点となっ
ている。
第２図に通常の伝導度変調型のたて型ＭＯＳＦＥＴの構
造と動作を説明するためにその要部断面図を示す。第２
図はＮチヤンネル素子の場合を示してあるが、Ｐチヤン
ネル素子では第２図のＮ形とＰ形をすべて反転したもの
となる。
造と動作を説明するためにその要部断面図を示す。第２
図はＮチヤンネル素子の場合を示してあるが、Ｐチヤン
ネル素子では第２図のＮ形とＰ形をすべて反転したもの
となる。
第２図においてこの素子は正孔を注入するためのＰ＋ア
ノード領域１，薄いＮ＋バッファ領域２，Ｎ−ドレイン
領域３，低抵抗Ｐ＋領域４，Ｐ基体領域５、Ｎ＋ソース
領域６，ゲート酸化膜７，ゲート電極８，カソード電極
９，およびアノード電極10から構成されるたて型ＭＯＳ
ＦＥＴであり、通常のたて型ＭＯＳＦＥＴにＰ＋アノー
ド領域１を付加した構造になっている。Ｎ＋バッファ領
域２はＯＦＦ時のパンチスルーの防止および正孔の注入
量を制御するために設けられている。低抵抗Ｐ＋領域４
はラッチアップの防止用である。Ｐ＋領域４とＮ＋ソー
ス領域６とはカソード電極９で短絡されており、Ｐ＋ア
ノード領域１，Ｎ−ドレイン領域３，Ｐ＋領域４，Ｐ基
体領域５，Ｎ＋ソース領域６によりエミッタ短絡形サイ
リスタと同様の構造をもっており、このサイリスタがラ
ッチアップすることにより最大電流が制限されるのであ
る。
ノード領域１，薄いＮ＋バッファ領域２，Ｎ−ドレイン
領域３，低抵抗Ｐ＋領域４，Ｐ基体領域５、Ｎ＋ソース
領域６，ゲート酸化膜７，ゲート電極８，カソード電極
９，およびアノード電極10から構成されるたて型ＭＯＳ
ＦＥＴであり、通常のたて型ＭＯＳＦＥＴにＰ＋アノー
ド領域１を付加した構造になっている。Ｎ＋バッファ領
域２はＯＦＦ時のパンチスルーの防止および正孔の注入
量を制御するために設けられている。低抵抗Ｐ＋領域４
はラッチアップの防止用である。Ｐ＋領域４とＮ＋ソー
ス領域６とはカソード電極９で短絡されており、Ｐ＋ア
ノード領域１，Ｎ−ドレイン領域３，Ｐ＋領域４，Ｐ基
体領域５，Ｎ＋ソース領域６によりエミッタ短絡形サイ
リスタと同様の構造をもっており、このサイリスタがラ
ッチアップすることにより最大電流が制限されるのであ
る。
次にこの素子の動作を説明する。順方向阻止時はＭＯＳ
ＦＥＴが導通していないため、低抵抗Ｐ＋領域４，Ｐ基
体領域５，およびＮ−ドレイン領域３のＰＮ接合が逆方
向バイアスされ電流は流れない。このときゲート電極８
にしきい値以上の正電圧を印加するとＰ基体領域５の表
面にＮ形反転層が形成されてＭＯＳＦＥＴが導通し、Ｎ
−ドレイン領域３に電子が注入される。このためＮ−ド
レイン領域３にＮ＋バッファ領域２を通してＰ＋アノー
ド領域１から正孔が注入され、Ｎ−ドレイン領域３の電
子および正孔密度は熱平衡状態より非常に高くなるいわ
ゆる伝導度変調が生じオン抵抗は非常に低い値となる。
次にゲート電極８の正電圧を取り去ると、Ｎ−ドレイン
領域３への電子の注入が停止し、Ｎ−ドレイン領域３の
電子密度は減少するとともにＰ＋アノード領域１からの
正孔の注入も減少し素子は再度ＯＦＦ状態となる。
ＦＥＴが導通していないため、低抵抗Ｐ＋領域４，Ｐ基
体領域５，およびＮ−ドレイン領域３のＰＮ接合が逆方
向バイアスされ電流は流れない。このときゲート電極８
にしきい値以上の正電圧を印加するとＰ基体領域５の表
面にＮ形反転層が形成されてＭＯＳＦＥＴが導通し、Ｎ
−ドレイン領域３に電子が注入される。このためＮ−ド
レイン領域３にＮ＋バッファ領域２を通してＰ＋アノー
ド領域１から正孔が注入され、Ｎ−ドレイン領域３の電
子および正孔密度は熱平衡状態より非常に高くなるいわ
ゆる伝導度変調が生じオン抵抗は非常に低い値となる。
次にゲート電極８の正電圧を取り去ると、Ｎ−ドレイン
領域３への電子の注入が停止し、Ｎ−ドレイン領域３の
電子密度は減少するとともにＰ＋アノード領域１からの
正孔の注入も減少し素子は再度ＯＦＦ状態となる。
第３図はこの素子のラッチアップを発生する機構を説明
するための部分的な模型図であり、第２図と共通部分を
同一符号で表わしてある。第３図において実線の矢印11
は、Ｎ＋ソース領域６からＰ基体領域５の表面の反転層
を通りＮ−ドレイン領域３へ至る電子の流れ、点線の矢
印12は電子による引力のため電子の流れ11にできるだけ
近いパスを通る正孔の流れを示す。正孔は点線の矢印12
のようにＭＯＳＦＥＴのチヤンネル部ではゲート電極８
の正の電位のために電子の流れ11より下を流れ、Ｎ＋ソ
ース領域６の存在する部分ではＮ＋ソース領域６とＰ基
体領域との間のビルトインポテンシヤルのためＮ＋ソー
ス領域に流入することができず、Ｐ基体領域５および低
抵抗Ｐ＋領域４を通り、カソード電極９に流入する。13
はこの正孔が流れる領域の抵抗を表わしたものであり、
電流が増加するとこの抵抗13によりＭＯＳＦＥＴのチヤ
ンネル側のＮ＋ソース領域６とＰ基体領域５の境界にお
けるＰ基体領域側の電位が上昇する。一方Ｎ＋ソース領
域６は電子の流れ、実線の矢印11によってＰ基体領域５
との境界における電位は上昇するが、Ｎ＋ソース領域６
の抵抗が低いためにその値は小さい。これら電位の差が
Ｎ＋ソース領域６とＰ基体領域５との間のビルトインポ
テンシャルに近づくと、Ｎ＋ソース領域６からＰ基体領
域５に電子が注入され、Ｐ＋アノード領域１，Ｎ−ドレ
イン領域３，Ｐ基体領域５，およびＮ＋ソース領域６で
構成される寄生サイリスタがラッチアップする。このた
め電流はもはやＭＯＳゲートでは制御不能となる。低抵
抗Ｐ＋領域４はＰ基体領域５および低抵抗Ｐ＋領域４の
抵抗13を低下させ、ラッチアップが発生する電流値を増
加させることにより大きな電流までＭＯＳゲート電圧で
制御可能とするためのものである。
するための部分的な模型図であり、第２図と共通部分を
同一符号で表わしてある。第３図において実線の矢印11
は、Ｎ＋ソース領域６からＰ基体領域５の表面の反転層
を通りＮ−ドレイン領域３へ至る電子の流れ、点線の矢
印12は電子による引力のため電子の流れ11にできるだけ
近いパスを通る正孔の流れを示す。正孔は点線の矢印12
のようにＭＯＳＦＥＴのチヤンネル部ではゲート電極８
の正の電位のために電子の流れ11より下を流れ、Ｎ＋ソ
ース領域６の存在する部分ではＮ＋ソース領域６とＰ基
体領域との間のビルトインポテンシヤルのためＮ＋ソー
ス領域に流入することができず、Ｐ基体領域５および低
抵抗Ｐ＋領域４を通り、カソード電極９に流入する。13
はこの正孔が流れる領域の抵抗を表わしたものであり、
電流が増加するとこの抵抗13によりＭＯＳＦＥＴのチヤ
ンネル側のＮ＋ソース領域６とＰ基体領域５の境界にお
けるＰ基体領域側の電位が上昇する。一方Ｎ＋ソース領
域６は電子の流れ、実線の矢印11によってＰ基体領域５
との境界における電位は上昇するが、Ｎ＋ソース領域６
の抵抗が低いためにその値は小さい。これら電位の差が
Ｎ＋ソース領域６とＰ基体領域５との間のビルトインポ
テンシャルに近づくと、Ｎ＋ソース領域６からＰ基体領
域５に電子が注入され、Ｐ＋アノード領域１，Ｎ−ドレ
イン領域３，Ｐ基体領域５，およびＮ＋ソース領域６で
構成される寄生サイリスタがラッチアップする。このた
め電流はもはやＭＯＳゲートでは制御不能となる。低抵
抗Ｐ＋領域４はＰ基体領域５および低抵抗Ｐ＋領域４の
抵抗13を低下させ、ラッチアップが発生する電流値を増
加させることにより大きな電流までＭＯＳゲート電圧で
制御可能とするためのものである。
このラッチアップ現象は素子をターンオフする際にはさ
らに発生しやすい。第４図はこれを説明するための素子
の等価回路図であり、ＭＯＳトランジスタ14，ＰＮＰト
ランジスタ15および寄生ＮＰＮトランジスタ16により構
成され13は第３図で説明した正孔電流に対する抵抗であ
り、17は寄生ＮＰＮトランジスタ16の接合容量を表わ
す。ＰＮＰトランジスタ15は第２図のＰ基体領域５，Ｎ
−ドレイン領域３，Ｐ＋アノード領域１で形成され、Ｎ
ＰＮトランジスタ16はＮ＋ソース領域６，Ｐ基体領域
５，Ｎ−ドレイン領域３により形成される。
らに発生しやすい。第４図はこれを説明するための素子
の等価回路図であり、ＭＯＳトランジスタ14，ＰＮＰト
ランジスタ15および寄生ＮＰＮトランジスタ16により構
成され13は第３図で説明した正孔電流に対する抵抗であ
り、17は寄生ＮＰＮトランジスタ16の接合容量を表わ
す。ＰＮＰトランジスタ15は第２図のＰ基体領域５，Ｎ
−ドレイン領域３，Ｐ＋アノード領域１で形成され、Ｎ
ＰＮトランジスタ16はＮ＋ソース領域６，Ｐ基体領域
５，Ｎ−ドレイン領域３により形成される。
第４図において素子のターンオフ時にはＭＯＳトランジ
スタ14がまずオフとなるため、ＰＮＰトランジスタ15の
ベースすなわち寄生ＮＰＮトランジスタ16のコレクタの
電位が上昇し、接合容量17を通って抵抗13に対し、矢印
で示した充電電流18が流れる。この電流がターンオフす
る以前に流れていた点線の矢印で示した正孔電流12に加
わるために、寄生ＮＰＮトランジスタ16のベース電位が
上昇しラッチアップが発生しやすくなるのである。
スタ14がまずオフとなるため、ＰＮＰトランジスタ15の
ベースすなわち寄生ＮＰＮトランジスタ16のコレクタの
電位が上昇し、接合容量17を通って抵抗13に対し、矢印
で示した充電電流18が流れる。この電流がターンオフす
る以前に流れていた点線の矢印で示した正孔電流12に加
わるために、寄生ＮＰＮトランジスタ16のベース電位が
上昇しラッチアップが発生しやすくなるのである。
さらにこのラッチアップ現象はこのような素子において
均一に発生するのではなくゲートパッド部近傍やガード
リング近傍などのある特定な個所で発生しやすという問
題もある。第５図は通常の素子におけるゲート電極パッ
ド近傍の部分断面図を示したものであり、第２図と共通
部分を同一符号で表わしてある。第５図においては20は
セル部，21はゲートパッド部であり、23はゲートパッド
部21に隣接する周端部のセル，22はそのほかのセルを示
す。６ａはセル23のＮ＋ソース領域，４ａはＰ＋領域で
ある。第５図斜線を施し、一点鎖線で区切った部分の３
ａおよび３ｂは素子のオン状態において伝導度変調によ
り多数の正孔および電子が存在する領域である。
均一に発生するのではなくゲートパッド部近傍やガード
リング近傍などのある特定な個所で発生しやすという問
題もある。第５図は通常の素子におけるゲート電極パッ
ド近傍の部分断面図を示したものであり、第２図と共通
部分を同一符号で表わしてある。第５図においては20は
セル部，21はゲートパッド部であり、23はゲートパッド
部21に隣接する周端部のセル，22はそのほかのセルを示
す。６ａはセル23のＮ＋ソース領域，４ａはＰ＋領域で
ある。第５図斜線を施し、一点鎖線で区切った部分の３
ａおよび３ｂは素子のオン状態において伝導度変調によ
り多数の正孔および電子が存在する領域である。
ターンオフ時にはＰ＋領域４およびＰ領域５とＮ−領域
３の接合部から主に低不純物濃度のＮ−領域３の方向に
空乏層が成長し３ａおよび３ｂの領域に存在していた正
孔は空乏層の電界によってＰ＋領域４，Ｐ領域５に流入
する。このとき３ａの領域はキャリアの拡散によってキ
ャリアの拡散長附近まで拡がっており、ゲートパッド部
21に隣接するセル23に流入する正孔の量は、そのほかの
普通のセル例えば22に流入する正孔の量よりも多い。こ
のことはセル23以外の例えばセル22では３ｂの領域の正
孔が流入するのみであるのに対し、セル23にはより広い
領域３ａの正孔が流入するからである。このためラッチ
アップはゲートパッド部21に隣接する周端部のセル23の
方が、そのほかのセルよりも発生しやすい。しかもこの
ような電流集中によって温度が上昇するとさらにラッチ
アップが生じやすくなり遂には素子の破壊に至る。
３の接合部から主に低不純物濃度のＮ−領域３の方向に
空乏層が成長し３ａおよび３ｂの領域に存在していた正
孔は空乏層の電界によってＰ＋領域４，Ｐ領域５に流入
する。このとき３ａの領域はキャリアの拡散によってキ
ャリアの拡散長附近まで拡がっており、ゲートパッド部
21に隣接するセル23に流入する正孔の量は、そのほかの
普通のセル例えば22に流入する正孔の量よりも多い。こ
のことはセル23以外の例えばセル22では３ｂの領域の正
孔が流入するのみであるのに対し、セル23にはより広い
領域３ａの正孔が流入するからである。このためラッチ
アップはゲートパッド部21に隣接する周端部のセル23の
方が、そのほかのセルよりも発生しやすい。しかもこの
ような電流集中によって温度が上昇するとさらにラッチ
アップが生じやすくなり遂には素子の破壊に至る。
本発明は上述の点に鑑みてなされたものであり、その目
的はドレイン側にソースと逆導電型の領域を付加し、バ
イポーラ動作を利用するたて型ＭＯＳＦＥＴの周端部の
ゲートパッドなどに隣接する特定のセルへの電流集中に
対してもラッチアップを生ずることのない素子構造を提
供することにある。
的はドレイン側にソースと逆導電型の領域を付加し、バ
イポーラ動作を利用するたて型ＭＯＳＦＥＴの周端部の
ゲートパッドなどに隣接する特定のセルへの電流集中に
対してもラッチアップを生ずることのない素子構造を提
供することにある。
本発明はゲートパッドなどに隣接する周端部のセルのよ
うに特定の個所に位置するセルに対してソース領域の巾
方向長さをその他の通常の位置にあるソース領域の長さ
より短くすることにより、この部分に電流集中が起きて
もラッチアップが生じないようにしたものである。
うに特定の個所に位置するセルに対してソース領域の巾
方向長さをその他の通常の位置にあるソース領域の長さ
より短くすることにより、この部分に電流集中が起きて
もラッチアップが生じないようにしたものである。
以下本発明を実施例に基づき説明する。
第１図は本発明の素子構造についてゲートパッド部近傍
の部分断面図であり、第５図と比較されるものである。
第１図の第５図と共通する部分は同一符号を用いてあ
る。第１図が第５図と異なる点はゲートパッド部21に隣
接する周端部のセル23のチヤンネル領域に形成されたＮ
＋ソース領域６ａの長さが短いことである。
の部分断面図であり、第５図と比較されるものである。
第１図の第５図と共通する部分は同一符号を用いてあ
る。第１図が第５図と異なる点はゲートパッド部21に隣
接する周端部のセル23のチヤンネル領域に形成されたＮ
＋ソース領域６ａの長さが短いことである。
このようにすると寄生サイリスタにおけるエミッタ短絡
効果が大きく、すなわち、第４図の等価回路で示した抵
抗13が小さくなり、この部分に電流が集中してもラッチ
アップは発生しにくい。
効果が大きく、すなわち、第４図の等価回路で示した抵
抗13が小さくなり、この部分に電流が集中してもラッチ
アップは発生しにくい。
しかし、セル23のほかのすべてのセルにこの構造を適用
すると、カソード電端９とＮ＋ソース領域６との接触面
積が小さくなり、接触不良や接触抵抗の増加などの原因
となり、電子の注入量の減少によって素子のオン電圧を
上昇させる。これに対して、本発明ではゲートパッド近
くの周端部のセルのみに対してＮ＋ソース領域の僅かな
変更を施すものであり、素子のオン電圧を上げることな
く電流集中に起因するラッチアップ現象の発生を防止す
ることができる。
すると、カソード電端９とＮ＋ソース領域６との接触面
積が小さくなり、接触不良や接触抵抗の増加などの原因
となり、電子の注入量の減少によって素子のオン電圧を
上昇させる。これに対して、本発明ではゲートパッド近
くの周端部のセルのみに対してＮ＋ソース領域の僅かな
変更を施すものであり、素子のオン電圧を上げることな
く電流集中に起因するラッチアップ現象の発生を防止す
ることができる。
バイポーラ作用により伝導度変調を起こさせるたて型Ｍ
ＯＳＦＥＴは、大電流をとれる反面寄生サイリスタに起
因するラッチアップを発生し、素子を破壊させる危険性
をもっているのに対し、本発明では実施例で述べたごと
く、チヤンネル部を形成している多くのセルのうち、例
えばゲートパッド部などの近傍に位置する周端部のセル
はターンオフ時には伝導度変調領域から流入するキャリ
アの量がそのほかのセルよりも多いために、ラッチアッ
プを生じる可能性が大きいことから、とくに周端部に位
置するセルのソース領域の長さを、他のセルより短くす
ることにより、ソース領域直下の抵抗を小さくし、電流
集中によるラッチアップの発生を防止したものである。
しかもソース領域の長さを短くするセルは周端部に位置
するものだけでよいから、本発明によれば素子のオン電
圧の上昇を招くこともないという利点もある。
ＯＳＦＥＴは、大電流をとれる反面寄生サイリスタに起
因するラッチアップを発生し、素子を破壊させる危険性
をもっているのに対し、本発明では実施例で述べたごと
く、チヤンネル部を形成している多くのセルのうち、例
えばゲートパッド部などの近傍に位置する周端部のセル
はターンオフ時には伝導度変調領域から流入するキャリ
アの量がそのほかのセルよりも多いために、ラッチアッ
プを生じる可能性が大きいことから、とくに周端部に位
置するセルのソース領域の長さを、他のセルより短くす
ることにより、ソース領域直下の抵抗を小さくし、電流
集中によるラッチアップの発生を防止したものである。
しかもソース領域の長さを短くするセルは周端部に位置
するものだけでよいから、本発明によれば素子のオン電
圧の上昇を招くこともないという利点もある。
第１図は本発明の素子構造におけるゲートパッド部の部
分断面図、第２図はバイポーラ動作を用いた通常のたて
型ＭＯＳＦＥＴの要部断面図、第３図はラッチアップ機
構を説明するための第２図の部分模型図、第４図は第３
図の等価回路図、第５図は通常の素子におけるゲートパ
ッド部近傍の部分断面図である。 １……Ｐ＋アノード領域、２……Ｎ＋バッファ領域、３
……Ｎ−ドレイン領域、３ａ，３ｂ……伝導度変調領
域、４，４ａ……Ｐ＋領域、５……Ｐ基体領域、６，６
ａ……Ｎ＋ソース領域、７……ゲート酸化膜、８……ゲ
ート電極、９……カソード電極、10……アノード電極、
11……電子電流、12……正孔電流、13……抵抗、14……
ＭＯＳトランジスタ、15……ＰＮＰトランジスタ、16…
…ＮＰＮトランジスタ、17……接合容量、18……充電電
流、20……セル部、21……ゲートパッド部、22……セ
ル、23……周端部セル。
分断面図、第２図はバイポーラ動作を用いた通常のたて
型ＭＯＳＦＥＴの要部断面図、第３図はラッチアップ機
構を説明するための第２図の部分模型図、第４図は第３
図の等価回路図、第５図は通常の素子におけるゲートパ
ッド部近傍の部分断面図である。 １……Ｐ＋アノード領域、２……Ｎ＋バッファ領域、３
……Ｎ−ドレイン領域、３ａ，３ｂ……伝導度変調領
域、４，４ａ……Ｐ＋領域、５……Ｐ基体領域、６，６
ａ……Ｎ＋ソース領域、７……ゲート酸化膜、８……ゲ
ート電極、９……カソード電極、10……アノード電極、
11……電子電流、12……正孔電流、13……抵抗、14……
ＭＯＳトランジスタ、15……ＰＮＰトランジスタ、16…
…ＮＰＮトランジスタ、17……接合容量、18……充電電
流、20……セル部、21……ゲートパッド部、22……セ
ル、23……周端部セル。
Claims (1)
- 【請求項１】一導電型のドレイン領域の裏面側に逆導電
型のアノード領域が付加され、表面側に酸化膜を介した
ゲート電極と逆導電型基体領域が設けられており、この
基体領域にチヤンネルを形成する一導電型ソース領域を
備えた複数個のセルとカソード電極が配列されてなる伝
導度変調型たて型ＭＯＳＦＥＴにおいて、複数個のセル
のうち周端部にはソース領域の巾方向長さが他のものよ
り短いセルを配設したことを特徴とする伝導度変調型た
て型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251211A JPH0638500B2 (ja) | 1986-10-22 | 1986-10-22 | 伝導度変調型たて型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251211A JPH0638500B2 (ja) | 1986-10-22 | 1986-10-22 | 伝導度変調型たて型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63104481A JPS63104481A (ja) | 1988-05-09 |
| JPH0638500B2 true JPH0638500B2 (ja) | 1994-05-18 |
Family
ID=17219350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61251211A Expired - Lifetime JPH0638500B2 (ja) | 1986-10-22 | 1986-10-22 | 伝導度変調型たて型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638500B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2858404B2 (ja) * | 1990-06-08 | 1999-02-17 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
| JPH04239179A (ja) * | 1991-01-11 | 1992-08-27 | Nec Corp | 縦型ｍｏｓ電界効果トランジスタ |
| DE102005053487B4 (de) * | 2005-11-09 | 2011-06-09 | Infineon Technologies Ag | Leistungs-IGBT mit erhöhter Robustheit |
| DE102005063580B3 (de) * | 2005-11-09 | 2017-01-05 | Infineon Technologies Ag | Leistungs-IGBT mit erhöhter Robustheit |
| CN116153992B (zh) * | 2023-04-21 | 2023-06-23 | 上海陆芯电子科技有限公司 | 一种逆导型绝缘栅双极型晶体管 |
-
1986
- 1986-10-22 JP JP61251211A patent/JPH0638500B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63104481A (ja) | 1988-05-09 |
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