JPH04230067A - 精密に形成したチップを近接して配設することによりウェーハのスケールを集積化する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的に電子モジュー
ルの製作に関し、さらに詳しくは、複数の集積回路チッ
プから製作したモジュールに関する。

【０００２】

【従来の技術】従来、個々の集積回路チップから電子モ
ジュールを組み立てる場合、今までには２種類の努力が
行われていた。これらの方法の１つであるフリップ・チ
ップ法では、個々の回路チップを焼成多層セラミック基
板上に載置する。このシステムでは、個々に事前に試験
を行ったチップを使用することが可能になり、また種々
の技術（ＣＭＯＳ、メモリ、バイポーラ、等）によるチ
ップを使用することもできる。しかし、この方法は幾つ
かの欠点を有する。チップの寸法は、セラミック基板と
従来はシリコンであるチップを製作する材料との間で熱
膨張係数が異なることによって制限される。このような
不一致は歪みにつながり、これによって、例えば、チッ
プを半田付けした場合のように、高温の条件でチップと
基板との間に分離を生じる。この回路チップは裏返しに
され、回路面を下にして基板上に配設されるので、他の
ステップ、例えば保護層を設けるようなステップを行な
って回路面を保護しない限り、基板上のチップが動いた
場合、このチップ上に形成した回路を傷つける可能性が
ある。この製法は、またこれらチップ間の電気的相互接
続を基板によって達成するために複数なセラミック基板
を必要とする。これらの集積回路チップを相互に接続す
るには多数の絶縁層と導電層を必要とするが、その理由
は、電気リードをスクリーン印刷する必要があるからで
ある。スクリーン印刷によって最小４ないし１０ミル幅
のリードが作れるが、これは各導電層のリード密度を制
限することになり、これによって集積チップを相互接続
するために複数の絶縁層と導電層（全体で最高１７層に
なる）が必要になる。これは、また比較的幅の広いリー
ドによって生じる静電容量のためにモジュールの速度を
低下させる傾向がある。また、この製法はフリップ・チ
ップ・アッセンブリを利用するので、モジュールに対し
て別の製作ステップを実施する必要がある。

【０００３】電子モジュールを製作する他の努力には、
ウェーハ・スケールでの集積が含まれ、ここでモジュー
ルは、シリコン・ウェーハ上に周知のマスク技術および
エッチング技術によって形成される。この技術は、所望
のチップをマスク／エッチング工程に組み込むことによ
って、任意の寸法に集積化した回路チップを使用するこ
とを可能にする。ウェーハ上に直接設けることのできる
微細ピッチ金属化による１層ないし２層の導電層によっ
てチップ間の相互接続を実現することができるので、こ
れらの相互接続を簡略化することができる。これらのチ
ップ間を相互接続する微細金属線によって、静電容量は
最小になり、それに伴いモジュールの速度低下も最小に
なる。導電体ピッチが約１００ミクロンであるスクリー
ン印刷と比較して、集積回路の金属化は１ないし１０ミ
クロンのピッチで実行される。しかし、１つ以上の集積
回路の動作不良に起因するウェーハ全体の損失を防止す
るには、冗長回路が必要である。これによって、この種
のウェーハの有効回路密度が低下する。さらに、このウ
ェーハ全体は、このウェーハ上に特定の集積回路を形成
するのに必要な工程の全てのステップによって処理され
なければならない。このことは、集積回路の損傷と動作
不良の可能性を高め、モジュールを複数の技術によって
実行する魅力を損なう。

【０００４】本発明は、フリップ・チップ法およびウェ
ーハ・スケールの集積法の利点は有するがしかし各々の
方法の欠点は持たない方法で、複数の小・スケール集積
回路チップから電子モジュールを形成するものである。 本発明の目的は、複数の集積回路チップを組込んだ電子
モジュールを提供することであり、これらのチップの幾
つかは他のチップと種類および寸法が異なっていてもよ
い。

【０００５】本発明の他の目的は、精密に形成し、事前
に試験を行った複数の集積回路チップから電子モジュー
ルを作る方法を提供することである。本発明のさらに他
の目的は、必要とされる相互接続ネットワークの数を最
小にし、電気的相互接続リードの幅を最小にすることに
よって、複数の集積回路チップを組込んだ電子モジュー
ルの速度を向上させることである。

【０００６】本発明のさらに他の目的は、チップ間の相
互接続に必要な絶縁層と導電層の数を低減することによ
って、複数の集積回路を組込んだ電子モジュールの製作
を簡略化し、これによって製造原価を低減し信頼性を向
上させることである。

【０００７】

【課題を解決する手段】本発明の上述およびその他の目
的は、精密に形成した複数の集積回路チップを支持基板
上に載置し、これらのチップを基板上で精密に当接させ
て集積回路チップのアレーを形成することによって実現
される。平坦化した絶縁膜を回路チップ上に形成する。 バイアをこの平坦化した膜内に形成し、各々の集積回路
チップ上の選択した点と通信を行う。これらのバイアを
形成した後、これらのバイアと接触するパターン化した
金属化層をこの平坦化層上に形成し、これによって電気
的相互接続ネットワークを形成し、モジュール内の複数
の回路チップを相互に接続する。

【０００８】

【実施例】本発明を以下の図面を参照して説明するが、
ここで同一の参照番号は同一の部品を表す。図１は、電
子モジュールを製作する場合の最初のステップを示す。 複数の集積回路チップ１０ａ、１０ｂおよび１０ｃを支
持基板１２上に載置する。これらの集積回路チップ１０
ａ、１０ｂおよび１０ｃは、図示のように異なった寸法
でもよく、または同一の寸法でもよく、また種々の種類
（ＣＭＯＳ、メモリ、バイポーラ、等）であってもよい
。理想的には、これらの集積回路チップは使用に先立っ
て検査および試験され、その結果、動作することが分か
っているチップのみが支持基板１２上に載置される。 これらのチップは、精密ダイシング、特に樹脂性のカッ
ティング刃およびカッティング・ソーを採用したダイシ
ングのような周知の技術によって形成する。また、ビー
ゲルセン（Ｂｉｅｇｅｌｓｅｎ）他に対する米国特許第
　４，５４２，３９７号およびアラギ（Ａｒａｇｈｉ）
他に対する米国特許第　４，８３０，９８５号に開示さ
れている配向依存性エッチング技術（これらの開示はこ
こに参考として含まれる）によって、例えば、シリコン
・ウェーハから分離した回路チップをこの方法に使用す
ることができる。同様に、回路チップ１０ａ、１０ｂお
よび１０ｃが、各々のチップ上に含まれる回路と精密に
位置合わせした端部を有するように形成される限り、他
のチップ描画法（ｄｅｌｉｎｅａｔｉｏｎ　ｍｅｔｈｏ
ｄ）　およびチップ分離法を使用してこれらのチップを
形成することができる。さらに、これらのチップが隣接
するチップ間の間隔を最小にして相互に相対することが
できるよう、各チップの端部は十分精密かつ均一でなけ
ればならない。各集積回路チップが他のチップと精密に
整合し、モジュールに対して最大の回路密度が得られる
ように、これらのチップを基板１２上に配列する。この
目的のため、米国特許第　４，５４２，３９７号に開示
する精密当接技術を使用することができる。例えば、隣
接するチップは相互に対して当接し、しっかりとパック
したチップのアレーを形成することができる。または、
これらのチップを基板１２上に形成した精密整合構造体
に対して当接させることが可能であり、またはチップを
、例えば、そのベース面上（回路を含む面と反対側）の
に整合構造体と共に形成することも可能であり、この整
合構造体は基板１２上に形成した対応する整合構造体と
相対する。当接によって損傷を受ける可能性のある感知
回路をチップ１０がその端部に有する場合、後者の方法
は有利である。

【０００９】ウェーハ・スケールの集積またはウェーハ
・スケールに近い集積では、図５に示すように、回路チ
ップは２次元のアレーとして基板１２上に載置される。 回路チップ１０ａ、ｂ、ｃは、基板１２上で第１方向に
伸びる。第２グループの回路チップ１１ａ、ｂ、ｃは、
チップ１０ａ、ｂ、ｃに当接し、このチップ・アレーを
基板１２上の第２方向に延長する。このように回路チッ
プを繰り返して載置することによって、チップの２次元
アレーを基板１２上に形成する。これらの回路チップは
、エポキシによる接着または結晶ボンディングのような
周知の技術によって基板上に固着される。

【００１０】基板１２は、不活性材料で作られ、高い熱
伝導性とチップ１０ａ、１０ｂおよび１０ｃの熱膨張係
数と同じまたは実質的に等しい熱膨張係数を有すること
が望ましい。適当な材料の例は、グラファイト、シリコ
ンおよびアルミナである。基板の熱伝導性によって使用
中の回路チップから熱が放散され、これによって寿命が
長くなる。基板１２と集積回路チップ１０ａ、ｂ、ｃお
よび１１ａ、ｂ、ｃ（図５）の熱膨張係数を同じにする
ことによって、製作中または使用中にこのモジュールが
高い温度になる場合、基板に対するチップの動き（およ
びしたがって相互に対する動き）が最小になる。

【００１１】集積回路チップの背面を介してシステムに
グランドを設けることが望ましい状況では、この基板１
２は、例えば、金の導電層１５を有することができる。 このような場合、銀を加えたエポキシまたは結晶ボンデ
ィング等によって回路チップの背面と層１４との間の電
気的相互接続を行う方法で、回路チップは基板１２に固
着される。

【００１２】図２に示す次のステップでは、回路チップ
１０と基板１２に絶縁材料の平坦化層１４が加えられる
。層１４はこれらの回路チップ間の空間を連絡し、実質
的に平坦な外面を形成し、チップ上に薄い絶縁薄膜を設
ける。膜１４は光によってパターン化できるポリイミド
膜であり、モジュール上の適当な場所に重合によって形
成することが望ましい。膜１４は、またガラスのスピン
堆積、または二酸化シリコンまたは窒化シリコンのプラ
ズマ堆積によって形成することもできる。この種の技術
は当業者に周知であり、これらの工程または材料をさら
に説明する必要はない。この層１４の厚さは回路チップ
間の間隔の大きさによって決定され、ポリイミドを使用
した場合、約１ないし１０ミクロンの範囲である。例え
ば、平均チップ間隔が約１ミクロン未満の場合、膜厚は
約３ミクロンであることが望ましい。

【００１３】図３を参照して、平坦化層を形成した後、
この平坦化層１４内に複数のバイア１６を形成し、層１
４を介して回路チップ１０ａないし１０ｃ上の接点パッ
ドとの通信を行う。このバイアの形成は、平坦化層１４
上にパターンをフォトリソグラフィによって形成するよ
うな、周知の方法によって行うことができる。このパタ
ーン化した層１４には、次にエッチングのような適当な
材料除去ステップを施し、層１４から材料を除去しバイ
ア１６を形成する。もしポリイミドを使用して膜１４を
形成すれば、この膜が最終的に硬化する前にこれらのバ
イアを形成することが望ましいが、その理由は、この種
の膜は処理しにくくなる可能性があり最終的に硬化した
場合除去することが困難であるからである。このような
光によってパターン化可能なポリイミドを使用する技術
は、ホーキンス（Ｈａｗｋｉｎｓ）に対する米国特許第
　４，７７４，５３０号に示され、これの開示はここに
参考として含まれる。バイア１６のパターンは、チップ
１０ａないし１０ｃ上の金属化した接点パッドの既知の
位置に対応し、これらのチップはモジュール内の他のチ
ップと電気的に相互接続されなければならない。

【００１４】回路チップ１０ａ、１０ｂおよび１０ｃの
電気的相互接続は、平坦化層１４をパターン化しこのア
センブリに金属化工程を施し、電気的相互接続格子１８
の線を形成することによって行われる。格子１８の一部
２０は、バイア１６内の膜１４を通って回路チップ１０
ａ、ｂ、ｃおよび１１ａ、ｂ、ｃの接点パッドに延びる
。周知の金属化技術、例えば、気相成長のような技術を
使用することによって、これらのチップを相互接続する
微細金属線から格子１８を形成することができる。これ
によって、相互接続システムの静電容量が最小になり、
モジュールの速度が増加する。アルミは、この微細ピッ
チを周知の堆積技術によって実現できるので、好適な金
属化材料である。金属化材料として、シリコンと合金化
されたアルミまたは更に銅と合金化したアルミを使用す
ることができる。微細リード形成の能力によって、１層
または２層だけの導電層で相互接続を実現することがで
きる。アルミまたはアルミ合金は、約２５０ｎｍないし
３ミクロンの範囲の厚さ、好ましくは約１．２５ミクロ
ンの厚さで堆積され、微細な薄いリードを形成する。

【００１５】図６を参照して、第２導電性ネットワーク
を形成するため、層１４上に平坦化層１４ａを形成し、
第２絶縁膜１４ａを通してバイア１６ａを形成する。こ
の第２平坦化とバイア形成のステップは、膜１４とバイ
ア１６に関連して述べたように実行する。第２のパター
ン化した金属化を実行して第２電気的相互接続ネットワ
ーク１８ａを形成する。このネットワークは、膜層１４
ａ内に形成したバイアを介して延びる部分２０ａを有す
る。第２相互接続ネットワークが必要である場合、第１
相互接続ネットワークを形成するのに使用した金属化ス
テップは、また膜１４上に接点パッドを形成することを
含む。この第２膜１４ａ内に形成したバイアをパターン
化し、この第２膜を介して層１４上の接点パッドと通信
を行う。

【００１６】上述のステップが完了した後、このモジュ
ールに周知の技術によってリードフレームを設け、カプ
セルに収容する。ここで述べた本発明の好適な実施例は
、例示を意図するものであって、限定を意図するもので
はない。種々の変更を添付の請求の範囲で定義する本発
明の精神と範囲から逸脱することなく行うことができる
。

【図面の簡単な説明】

【図１】製作途中の電子モジュールの拡大端面図である
。

【図２】図１ａに絶縁層と平坦化層を設ける図１のアセ
ンブリを示す。

【図３】平坦化層内にバイアを形成した図２のアセンブ
リを示す。

【図４】モジュール上に形成した電気的相互接続ネット
ワークを有するモジュールを示す。

【図５】集積回路チップの２次元アレーを示す。

【図６】第２相互接続ネットワークを有するモジュール
の変形例である。

【符号の説明】

１０ａ、ｂ、ｃ、１１ａ、ｂ、ｃ　　回路チップ１２　
　基板 １４　　絶縁材料の平坦化層 １５　　導電層 １６　　バイア １８　　微細金属線の格子 ２０　　延長部分

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　電子モジュールを製作する方法におい
   て、上記の方法は：複数の精密に形成した集積回路チッ
   プを基板上に載置し、上記の基板上の上記のチップを位
   置合わせしてチップのアレーを形成するステップ；上記
   の回路チップを基板上に固着するステップ；平坦化絶縁
   材料を上記の回路チップ上に設けて第１平坦化層を上記
   の回路チップ上に形成するステップ；複数のバイアを上
   記の平坦化層を介し上記の回路チップに形成するステッ
   プ；および上記のバイアを内部に形成した上記の平坦化
   層上に少なくとも１層の金属化層をパターン化して堆積
   し、上記のモジュール内で複数の回路チップの電気的相
   互接続を行うステップ；によって構成されることを特徴
   とする方法。