JPH1056101A - スルーホールおよびバイアの相互接続をもたないボール・グリッド・アレイ・パッケージ - Google Patents

スルーホールおよびバイアの相互接続をもたないボール・グリッド・アレイ・パッケージ

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JPH1056101A
JPH1056101A JP9127030A JP12703097A JPH1056101A JP H1056101 A JPH1056101 A JP H1056101A JP 9127030 A JP9127030 A JP 9127030A JP 12703097 A JP12703097 A JP 12703097A JP H1056101 A JPH1056101 A JP H1056101A
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Abstract

(57)【要約】 【課題】 スルーホールあるいはバイアの相互接続が必
要ないボール・グリッド・アレイを使用する、集積回路
のような電子素子をパッケージするための方法および装
置を提供する。 【解決手段】 本発明の電子素子パッケージ１０は、開
口部２６を有する基板１２を含み、この基板の第１の表
面１４上には単層の導電回路１８が真空蒸着される。第
２の表面１６には熱伝導体２８が固定され、この熱伝導
体には、基板内の開口部の中に配置されるようにして電
子素子３０が固定される。この電子素子は基板の第１の
表面上のワイヤ・ボンド・パッド２２に電気的に結合さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スルーホールある
いはバイアの相互接続が必要ないボール・グリッド・ア
レイを使用する、集積回路のような電子素子をパッケー
ジするための方法および装置に関する。
【０００２】
【従来の技術】集積回路のような電子素子から延長され
る入出力リード線の本数が増加するに伴い、種々のボー
ル・グリッド・アレイ（ＢＧＡ）パッケージが開発され
ている。ＢＧＡパッケージは電子素子パッケージの一種
であり、このパッケージでは、集積回路チップのような
電子素子が最低１つは基板に取り付けられており、パッ
ケージされた電子素子の外部のプリント回路板（ＰＣ
Ｂ）のような導電体への電気的接続は、基板の表面に配
置されたはんだボールの配列によって行われる。
【０００３】ＢＧＡパッケージの製造に使用される当今
のＰＣＢ技術では、幅が約３ミル（約０．０７６ｍｍ）
あるいはそれ以上の導電体トレース線が形成される。こ
のトレース線幅の限定によって、ＢＧＡ基板に取り付け
られる導電体の個々の層のための入出力リード線の本数
が制限される。したがって、１００本以上の入出力リー
ド線が必要な電子素子には、個々の層が相互に電気的に
結合されている、多層の導電体が必要になる。これによ
り、個々の導電体層を相互接続するために、スルーホー
ルおよび（あるいは）バイアを形成することも必要とな
る。多層の導電体層およびスルーホールあるいはバイア
をもつＢＧＡパッケージの例については、米国特許第
５，３５５，２８３号を参照されたい。
【０００４】スルーホールを開けること、および（また
は）バイアを形成することは、ＰＣＢで最もコストのか
かる作業の１つである。相互接続する個々の層の数によ
り、ＰＣＢのコストが増加する。さらに、１つの層を進
み、スルーホールを通り、別の層にもどる必要のある回
路は、単一の層を直接進める回路に比べて電気的性能が
はるかに劣る。真空メタライゼーションなどの薄膜回路
製造プロセスによって、電気メッキ・プロセスを使用し
て形成できる幅よりも狭い幅の導電体トレース線が形成
されている。
【０００５】薄膜回路製造の主要技術の１つは、真空蒸
着あるいはスパッタリングによって基板上に導電体を付
着させることである。スパッタリングあるいは真空蒸着
では非常に薄くて均一な導電体層を付着でき、薄いレジ
ストと組み合わせて使用すると、幅が１ミル（０．０２
５ｍｍ）のオーダのトレース線を形成できる。スパッタ
リングおよび真空蒸着の欠点は、これらが非常に高温な
プロセスであることである。導電体が付着される基板
は、多くの場合摂氏５００度の高温に達する。したがっ
て薄膜回路製造に使用される基板は、一般にセラミック
のような高耐熱材である。スパッタされた金属膜および
サブトラクティブ回路製造法と組み合わせて、ポリイミ
ドの薄膜も多層の薄膜回路を製造するために使用されて
いる。
【０００６】１００本以上の入出力リード線をもつ電子
素子を搭載するためには、トレース線の幅が１ミル
（０．０２５ｍｍ）よりも狭い導電体トレース線、ワイ
ヤ・ボンド・パッド、はんだボール・パッドなどの単層
回路をもつＢＧＡパッケージが必要とされる。このよう
なボール・グリッド・アレイ・パッケージは、真空メタ
ライゼーションなどの薄膜回路製造プロセスを使用して
形成できる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、スル
ーホールあるいはバイアの相互接続が必要ないボール・
グリッド・アレイを使用する、集積回路のような電子素
子をパッケージするための方法および装置を提供するこ
とである。
【０００８】
【課題を解決するための手段】したがって、本発明は電
子素子をパッケージする方法を提供し、この方法は、第
１の表面および反対側の第２の表面をもつ基板を設ける
ステップ、この基板の第１の表面上に単層の導電回路を
形成するステップ、基板内に開口部を設けるステップ、
基板の第２の表面上に熱伝導体を固定するステップ、電
子素子が基板内の開口部の中に配置されるように電子素
子を熱伝導体に固定するステップ、およびこの電子素子
を回路に電気的に結合するステップを含む。
【０００９】本発明はまた、電子素子パッケージを提供
し、このパッケージは、第１の表面および反対側の第２
の表面をもつ基板と、この第１の表面上に真空蒸着され
た単層の導電回路とを含む。この基板は開口部を含み、
第２の表面に固定された熱伝導体が装備されている。電
子素子は、基板内の開口部の中に実質的に配置されるよ
うに熱伝導体に固定され、この電子素子は回路に電気的
に結合される。
【００１０】本発明の第１の利点は、スルーホールおよ
びバイアの相互接続をなくすことである。
【００１１】本発明のもう１つの利点は、穴を開けメッ
キするスルーホール接続およびバイアをなくすことによ
って、電子素子の製造コストを低減させ、電気的性能を
改善することである。
【００１２】
【発明の実施の形態】図１および図２を参照すると、本
発明に従った電子素子パッケージ１０が示されている。
この電子素子パッケージ１０は、ボール・グリッド・ア
レイ（ＢＧＡ）パッケージとしても知られる。電子素子
パッケージ１０は、第１の表面１４および反対側の第２
の表面１６をもつ基板１２を含む。基板１２は絶縁体す
なわち非導電体であり、ポリイミド積層板、エポキシ積
層板、あるいはシアン酸エステル積層板などの有機材で
製造されるが、これらには限定されない。しかし、約１
５ミル（約０．３８ｍｍ）の厚さのポリイミド積層板が
基板１２に使用されることが望ましい。ポリイミド積層
板は、ポリイミド樹脂およびガラス布のような補強材か
ら成り、補強のため、および（または）電気的性能向上
のために１枚あるいは複数の銅プレーン、すなわち接続
されない接地プレーンを含む場合もある。電子素子パッ
ケージ１０は、第１の表面１４上に真空蒸着された単層
の導電体すなわち回路１８をさらに含む。導電層１８
は、互いに電気的に結合されたトレース線２０、ワイヤ
・ボンド・パッド２２、およびはんだボール・パッド２
４の回路を含む。基板１２は開口部２６を含む。パッケ
ージ１０は、基板１２の第２の表面１６に固定された熱
伝導体２８をさらに含む。熱伝導体２８の厚さは一般に
は０．０１０インチ（０．２５ｍｍ）であるが、必要な
熱放散を行うためにより厚くしても、あるいは薄くして
もよい。
【００１３】好ましい実施例では熱伝導体２８は銅で製
造される。熱伝導体２８は、熱を放散するので熱放散体
（ｓｐｒｅａｄｅｒ）と呼ばれることもある。熱伝導体
２８を基板１２に固定するには耐熱接着剤が使用され
る。電子素子３０は、基板１２内の開口部２６の中に実
質的に配置されるように、熱伝導体２８に固定される。
電子素子３０は、接点３２をもつ集積回路あるいは（お
よび）半導体ダイのような、いずれかの電気的な素子で
よい。好ましい実施例では、電子素子３０は１００個以
上の接点３２をもつ。導電ボンド・ワイヤ３４の一方の
端は電子素子３０の接点３２に、他方の端はワイヤ・ボ
ンド・パッド２２にワイヤ・ボンドされて、接点３２を
ワイヤ・ボンド・パッド２２に電気的に結合する。電子
素子３０は、耐熱接着剤を使用して熱伝導体２８に固定
される。パッケージ１０は、個々のはんだボール・パッ
ド２４に電気的に結合されたはんだボール３６をさらに
含む。また、封止材３８をさらに含み、この封止材３８
は、電子素子３０、開口部２６、および第１の表面１４
上のワイヤ・ボンド・パッド２２を覆い、熱伝導体２８
と封止材３８との間にある電子素子３０を密封する。
【００１４】トレース線２０、ワイヤ・ボンド・パッド
２２、およびはんだボール・パッド２４を含む単層の導
電体１８は、第１の表面１４上の第１のＣｒ付着物、こ
の第１のＣｒ付着物上のＣｕ付着物、およびこのＣｕ付
着物上の第２のＣｒ付着物から成り、第１の表面１４上
に単一の複合Ｃｒ／Ｃｕ／Ｃｒ層を形成する。単層１８
の厚さは０．５ミル（０．０１３ｍｍ）よりも薄いこと
が好ましい。トレース線２０の幅は１ミル（０．０２５
ｍｍ）よりも狭いことが好ましく、真空メタライゼーシ
ョンおよびサブトラクティブ回路製造技術など、印刷回
路基板製造分野で周知の薄膜回路製造プロセスを使用し
て達成できる。トレース線２０間の間隔は約１ミル（約
０．０２５ｍｍ）である。このようにして、フットプリ
ントすなわち基板１２のサイズが縦１５ｍｍから５０ｍ
ｍ、横１５ｍｍから５０ｍｍの範囲であるパッケージ１
０は、単層回路１８のみを使用して、１００本以上の入
出力リード線および接点３２をもつ電子素子３０を搭載
することができ、スルーホールあるいはバイアを必要と
しない。
【００１５】図３から図９を参照すると、電子素子３０
の本発明に従ったパッケージング方法が示されている。
図３から図１０で使用されている参照番号は、図１およ
び図２で使用されている参照番号と同様であり、同じ参
照番号は同様の構成部品を示す。図３に示されるように
ステップ２１０では、第１の表面１４および反対側の第
２の表面１６をもつ基板１２が設けられる。ステップ２
２０（図４）では、この基板１２の第１の表面１４上に
単層の導電体すなわち回路１８が形成される。この単層
の導電体は、トレース線２０、ワイヤ・ボンド・パッド
２２、およびはんだボール・パッド２４を含む。ステッ
プ２２０は、真空メタライゼーション・プロセスを使用
して基板１２の第１の表面１４上に導電体１８を付着さ
せ、次に導電体を部分的に取り除いてトレース線２０、
はんだボール・パッド２４、およびワイヤ・ボンド・パ
ッド２２を形成するステップを含む。トレース線２０、
はんだボール・パッド２４、およびワイヤ・ボンド・パ
ッド２２は、それぞれが互いに電気的に結合されるよう
に形成される。導電体の除去には、レジストおよびエッ
チング・プロセス、すなわち当分野で周知のサブトラク
ティブ回路製造技術を利用できる。このようにして、ス
テップ２２０は幅が１ミル（０．０２５ｍｍ）よりも狭
いトレース線を形成するステップを含み、さらに厚さが
０．５ミル（０．０１３ｍｍ）よりも薄い単層回路１８
を形成するステップを含む。またステップ２２０は、電
気メッキ・プロセスを使用して導電体をさらに付着し、
真空メタライゼーション・プロセスによって付着された
導電体の厚さを増すステップを含むことがある。
【００１６】ステップ２２０は、第１の表面１４上に第
１のＣｒ付着物をスパッタし、この第１のＣｒ付着物上
にＣｕ付着物をスパッタし、このＣｕ付着物上に第２の
Ｃｒ付着物をスパッタして、第１の表面１４上に単一の
複合Ｃｒ／Ｃｕ／Ｃｒ層を形成するステップを含む。図
３のステップ２１０は、有機材、好ましくはポリイミド
積層材で製造された基板１２を供給するステップを含
む。
【００１７】図５を参照すると、ステップ２３０は基板
１２に開口部２６を打ち抜くステップを含む。図６のス
テップ２４０では耐熱接着剤あるいはにかわを使用し
て、熱伝導体２８が基板１２の第２の表面１６に固定さ
れる。図７に示されているようにステップ２５０では、
基板１２内の開口部２６の中に電子素子３０が配置され
るように、熱伝導接着剤あるいはにかわを使用して電子
素子３０が熱伝導体２８に固定される。ステップ２６０
（図８）では、当分野で周知のワイヤ・ボンディング・
プロセスによって、ワイヤ・ボンド３４の一方の端は電
子素子３０の接点３２に、他方の端はワイヤ・ボンド・
パッド２２に電気的に結合される。
【００１８】図９ではステップ２７０を示し、このステ
ップでは電子素子３０、ワイヤ・ボンド３４、開口部２
６、およびワイヤ・ボンド・パッド２２は、エポキシの
ような電気絶縁材で封止される。図１０に示されている
ステップ２８０では、個々のはんだボール・パッド２４
上にはんだボールが形成される。
【図面の簡単な説明】
【図１】本発明に従ったＢＧＡパッケージの一部を切り
取った図である。
【図２】図１のＢＧＡパッケージの断面図である。
【図３】本発明に従った電子素子のパッケージング方法
における１ステップを示す図である。
【図４】本発明に従った電子素子のパッケージング方法
における１ステップを示す図である。
【図５】本発明に従った電子素子のパッケージング方法
における１ステップを示す図である。
【図６】本発明に従った電子素子のパッケージング方法
における１ステップを示す図である。
【図７】本発明に従った電子素子のパッケージング方法
における１ステップを示す図である。
【図８】本発明に従った電子素子のパッケージング方法
における１ステップを示す図である。
【図９】本発明に従った電子素子のパッケージング方法
における１ステップを示す図である。
【図１０】本発明に従った電子素子のパッケージング方
法における１ステップを示す図である。
【符号の説明】
１０ 電子素子パッケージ １２ 基板 １４ 第１の表面 １６ 第２の表面 １８ 単層の導電回路 ２０ トレース線 ２２ ワイヤ・ボンド・パッド ２４ はんだボール・パッド ２６ 開口部 ２８ 熱伝導体 ３０ 電子素子 ３２ 接点 ３４ ワイヤ・ボンド ３６ はんだボール ３８ 被包材

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】電子素子をパッケージする方法であって、 第１の表面および反対側の第２の表面を有する基板を設
    けるステップと、 前記基板の前記第１の表面上に単層の導電回路を形成す
    るステップと、 前記基板内に開口部を設けるステップと、 前記基板の前記第２の表面に熱伝導体を固定するステッ
    プと、 前記電子素子が前記基板内の前記開口部の中に配置され
    るように、前記電子素子を前記熱伝導体に固定するステ
    ップと、 前記電子素子をワイヤ・ボンド・パッドに電気的に結合
    するステップと、を含む方法。
  2. 【請求項２】前記形成するステップが、真空メタライゼ
    ーション・プロセスを使用して、前記基板の前記第１の
    表面上に導電体を付着させるステップを含む、請求項１
    に記載の方法。
  3. 【請求項３】前記形成するステップが、前記真空メタラ
    イゼーション・プロセスによって付着された前記導電体
    の厚さを増すために、電気メッキ・プロセスを使用して
    さらに導電体を付着させるステップを含む、請求項２に
    記載の方法。
  4. 【請求項４】前記形成するステップが、トレース線、は
    んだボール・パッド、およびワイヤ・ボンド・パッドを
    形成するために、前記導電体を部分的に取り除くステッ
    プを含む、請求項２あるいは請求項３に記載の方法。
  5. 【請求項５】前記電気的に結合するステップが、ワイヤ
    ・ボンディングによって前記単層回路に前記電子素子を
    電気的に結合するステップを含む、請求項１に記載の方
    法。
  6. 【請求項６】個々のはんだボール・パッド上にはんだボ
    ールを形成するステップをさらに含む、請求項１に記載
    の方法。
  7. 【請求項７】前記電子素子を電気絶縁材で封止するステ
    ップをさらに含む、請求項１に記載の方法。
  8. 【請求項８】電子素子パッケージであって、 第１の表面および反対側の第２の表面を有し、さらに開
    口部を有する基板と、 前記第１の表面上に真空メタライズされた単層の導電回
    路と、 前記第２の表面上に固定された熱伝導体と、 前記基板内の前記開口部中に配置されるように前記熱伝
    導体に固定され、ワイヤ・ボンド・パッドに電気的に結
    合された電子素子と、を含む電子素子パッケージ。
  9. 【請求項９】前記単層の導電回路が、相互に電気的に結
    合されたトレース線、ワイヤ・ボンド・パッド、および
    はんだボール・パッドを含む、請求項８に記載の電子素
    子パッケージ。
  10. 【請求項１０】前記電子素子が前記ワイヤ・ボンド・パ
    ッドにワイヤ・ボンドされた、請求項９に記載の電子素
    子パッケージ。
  11. 【請求項１１】個々のはんだボール・パッドに電気的に
    結合されたはんだボールをさらに含む、請求項９に記載
    の電子素子パッケージ。
  12. 【請求項１２】前記電子素子、前記開口部、および前記
    基板の前記第１の表面の一部を覆う封止材をさらに含
    む、請求項８に記載の電子素子パッケージ。
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