JPH04230547A - ダイレクト或いはインターリーブメモリアクセスのためのメモリコントローラ - Google Patents
ダイレクト或いはインターリーブメモリアクセスのためのメモリコントローラInfo
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- JPH04230547A JPH04230547A JP3202242A JP20224291A JPH04230547A JP H04230547 A JPH04230547 A JP H04230547A JP 3202242 A JP3202242 A JP 3202242A JP 20224291 A JP20224291 A JP 20224291A JP H04230547 A JPH04230547 A JP H04230547A
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- Dram (AREA)
- Memory System (AREA)
- Bus Control (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、データ処理の分野に
関するもので、特に、ダイナミック型の読み出し／書き
込みメモリのダイレクト及びインターリーブアクセスの
双方をサポートするメモリコントローラを持つデータ処
理システムに係わる。
関するもので、特に、ダイナミック型の読み出し／書き
込みメモリのダイレクト及びインターリーブアクセスの
双方をサポートするメモリコントローラを持つデータ処
理システムに係わる。
【０００２】
【従来の技術】パーソナルコンピュータは、通常、物理
バンクとしてアドレスされ或いは選択されるダイナミッ
ク型メモリ読み出し／書き込みチップを用いており、そ
のチップはシングルインラインメモリモジュール（ＳＩ
ＭＭ）で配列される。メモリの物理バンクを選択するの
にはロウアドレスストローブ（ＲＡＳ）信号が使われる
。例えば１６バンクを有するシステムでは、１６のユニ
ークなＲＡＳラインが要求される。ローコスト、ハイパ
フォーマンスなメモリシステムは、ダイレクトモードで
動作するように設計されており、そこでは、任意の１回
に１つだけのＲＡＳラインがアクティブとなる。これに
対して、ハイコスト、ハイパフォーマンスなメモリシス
テムは、より広いメモリデータパスを持つように設計さ
れ、インターリーブモードで動作し、そのため、２バン
クインターリーブのために２つのＲＡＳラインが同時に
アクティブとなる。
バンクとしてアドレスされ或いは選択されるダイナミッ
ク型メモリ読み出し／書き込みチップを用いており、そ
のチップはシングルインラインメモリモジュール（ＳＩ
ＭＭ）で配列される。メモリの物理バンクを選択するの
にはロウアドレスストローブ（ＲＡＳ）信号が使われる
。例えば１６バンクを有するシステムでは、１６のユニ
ークなＲＡＳラインが要求される。ローコスト、ハイパ
フォーマンスなメモリシステムは、ダイレクトモードで
動作するように設計されており、そこでは、任意の１回
に１つだけのＲＡＳラインがアクティブとなる。これに
対して、ハイコスト、ハイパフォーマンスなメモリシス
テムは、より広いメモリデータパスを持つように設計さ
れ、インターリーブモードで動作し、そのため、２バン
クインターリーブのために２つのＲＡＳラインが同時に
アクティブとなる。
【０００３】典型的には、メモリと、マイクロプロセッ
サ、ダイレクトメモリアクセスコントローラ（ＤＭＡ）
及び他のメモリをアクセスする装置との間に、メモリコ
ントローラが接続される。メモリコントローラの機能の
１つは、アクセスされる位置のアドレスをデコードし、
適当なメモリバンクをアクティブにするために動作モー
ド（ダイレクト或いはインターリーブ）に従って適切な
ＲＡＳセレクト信号を発生することである。ダイレクト
モードでは、メモリコントローラは、メモリバンクにつ
き１つのデコーダだけを必要とし、一方、インターリー
ブモードでは、コントローラは、２つのバンクにつき１
つのデコーダだけを必要とし、バンクはペアで配列され
る。両方のモードをサポートするメモリコントローラは
、両方のモードのためのデコード機構を備えなければな
らい。典型的には、これは、２セットのデコーダを用い
ることによりなされ、１つのセットはダイレクトモード
のための１バンクにつき１つのデコーダとされ、他のセ
ットはインターリーブモードのためのバンクのペアにつ
き１つのデコーダとされる。適当なセットを選択するた
めの付加的なデコードロジックが必要とされる。
サ、ダイレクトメモリアクセスコントローラ（ＤＭＡ）
及び他のメモリをアクセスする装置との間に、メモリコ
ントローラが接続される。メモリコントローラの機能の
１つは、アクセスされる位置のアドレスをデコードし、
適当なメモリバンクをアクティブにするために動作モー
ド（ダイレクト或いはインターリーブ）に従って適切な
ＲＡＳセレクト信号を発生することである。ダイレクト
モードでは、メモリコントローラは、メモリバンクにつ
き１つのデコーダだけを必要とし、一方、インターリー
ブモードでは、コントローラは、２つのバンクにつき１
つのデコーダだけを必要とし、バンクはペアで配列され
る。両方のモードをサポートするメモリコントローラは
、両方のモードのためのデコード機構を備えなければな
らい。典型的には、これは、２セットのデコーダを用い
ることによりなされ、１つのセットはダイレクトモード
のための１バンクにつき１つのデコーダとされ、他のセ
ットはインターリーブモードのためのバンクのペアにつ
き１つのデコーダとされる。適当なセットを選択するた
めの付加的なデコードロジックが必要とされる。
【０００４】
【発明が解決しようとする課題】この発明の目的は、ダ
イレクト及びインターリーブモードの双方の動作をサポ
ートするダイナミック型のメモリ及びメモリコントロー
ラを持ち、コントローラは、上述の従来例で要求される
数より小さい回路規模で設計されるデータ処理システム
を提供することである。
イレクト及びインターリーブモードの双方の動作をサポ
ートするダイナミック型のメモリ及びメモリコントロー
ラを持ち、コントローラは、上述の従来例で要求される
数より小さい回路規模で設計されるデータ処理システム
を提供することである。
【０００５】他の目的は、ダイレクトモードのために使
われるデコーダだけを使って、メモリバンクにつき１つ
のデコーダを必要としてダイレクトモードでの動作とイ
ンターリーブモードでの動作が可能であるメモリ・コン
トローラと、インターリーブモードのために従来必要と
されるような付加的なデコーダを必要としない簡単な論
理回路とを提供することにある。
われるデコーダだけを使って、メモリバンクにつき１つ
のデコーダを必要としてダイレクトモードでの動作とイ
ンターリーブモードでの動作が可能であるメモリ・コン
トローラと、インターリーブモードのために従来必要と
されるような付加的なデコーダを必要としない簡単な論
理回路とを提供することにある。
【０００６】
【課題を解決するための手段】上述の課題を解決するた
めの手段は、簡単に言うと、ダイレクトモードではバン
クデコーダの出力が直接関連するメモリバンクに選択的
に送られるようにし、また、インターリーブモードでは
ペアとされ簡単な論理回路をパス・スルーして同時に２
つのバンクをアクセスするようにしたメモリコントロー
ラにより達成される。
めの手段は、簡単に言うと、ダイレクトモードではバン
クデコーダの出力が直接関連するメモリバンクに選択的
に送られるようにし、また、インターリーブモードでは
ペアとされ簡単な論理回路をパス・スルーして同時に２
つのバンクをアクセスするようにしたメモリコントロー
ラにより達成される。
【０００７】
【実施例】この発明により改善される従来技術のメモリ
システムが図１〜３に示されており、また、この発明を
説明するための比較図が図４に示されている。図１を参
照すると、この発明は、以下、２つのシングルインライ
ンメモリモジュール（ＳＩＭＭ）１１２及び１１４を持
つダイナミックメモリシステムに関して説明する。各Ｓ
ＩＭＭは、１メガのアドレス可能な位置を持ち、３２ビ
ットの幅である。すなわち、各アクセスで、３２ビット
或いはダブルワードが転送されることになる。２つのア
クティブローのアドレスデコーダ１１６及び１１８は、
アドレスバス１２０に接続される。デコーダ１１６は、
アドレスされる位置がメモリ位置の最初の１メガの内に
ある時に、アクティブバンク選択出力信号を生成し、デ
コーダ１１８は、アドレスされた位置が１から２メガ以
内の範囲にある時に、アクティブバンク選択出力信号を
生成することになる。デコーダ１１６及び１１８は、タ
イミング回路１２６及び１２８にそれぞれ接続される出
力端子を持っている。バス１２０上に現れるアドレスに
呼応して、アクセスされるバンクに呼応するデコーダ１
１６及び１１８の１つは、アクティブバンク選択信号を
生成し、そして、それは、タイミング回路に送られ、そ
れから、タイミング回路は、選択されたバンクでの目的
とする位置をアクセスするために、ＲＡＳ信号を含む適
切な動作信号を生成する。そのような動作のモードは、
ダイレクトモードとして知られている。
システムが図１〜３に示されており、また、この発明を
説明するための比較図が図４に示されている。図１を参
照すると、この発明は、以下、２つのシングルインライ
ンメモリモジュール（ＳＩＭＭ）１１２及び１１４を持
つダイナミックメモリシステムに関して説明する。各Ｓ
ＩＭＭは、１メガのアドレス可能な位置を持ち、３２ビ
ットの幅である。すなわち、各アクセスで、３２ビット
或いはダブルワードが転送されることになる。２つのア
クティブローのアドレスデコーダ１１６及び１１８は、
アドレスバス１２０に接続される。デコーダ１１６は、
アドレスされる位置がメモリ位置の最初の１メガの内に
ある時に、アクティブバンク選択出力信号を生成し、デ
コーダ１１８は、アドレスされた位置が１から２メガ以
内の範囲にある時に、アクティブバンク選択出力信号を
生成することになる。デコーダ１１６及び１１８は、タ
イミング回路１２６及び１２８にそれぞれ接続される出
力端子を持っている。バス１２０上に現れるアドレスに
呼応して、アクセスされるバンクに呼応するデコーダ１
１６及び１１８の１つは、アクティブバンク選択信号を
生成し、そして、それは、タイミング回路に送られ、そ
れから、タイミング回路は、選択されたバンクでの目的
とする位置をアクセスするために、ＲＡＳ信号を含む適
切な動作信号を生成する。そのような動作のモードは、
ダイレクトモードとして知られている。
【０００８】図２は、バンクが結合されて６４ビット幅
のメモリデータパスが与えれる、インターリーブ動作の
ための同様のメモリバンクを示すものである。この場合
には、デコーダ１３０はバス１２０に接続され、それに
呼応して、アクセスされるアドレスが０〜２メガの中に
ある時には、アクティブバンク選択信号を生成する。デ
コーダ１３０は、タイミングロジック回路１２８に接続
され、アクティブバンク選択信号及びライン１２９上の
ＲＡＳタイミング信号に呼応して、それは、ＲＡＳ０及
びＲＡＳ１信号をバンク１１２及び１１４にそれぞれ送
信する。ＲＡＳタイミング信号は、個々のＲＡＳ０及び
ＲＡＳ１パルスのハイ／ロータイミングを制御する。
のメモリデータパスが与えれる、インターリーブ動作の
ための同様のメモリバンクを示すものである。この場合
には、デコーダ１３０はバス１２０に接続され、それに
呼応して、アクセスされるアドレスが０〜２メガの中に
ある時には、アクティブバンク選択信号を生成する。デ
コーダ１３０は、タイミングロジック回路１２８に接続
され、アクティブバンク選択信号及びライン１２９上の
ＲＡＳタイミング信号に呼応して、それは、ＲＡＳ０及
びＲＡＳ１信号をバンク１１２及び１１４にそれぞれ送
信する。ＲＡＳタイミング信号は、個々のＲＡＳ０及び
ＲＡＳ１パルスのハイ／ロータイミングを制御する。
【０００９】図３は、ダイレクトモードとインターリー
ブモードの双方をサポートするためのシステムを説明す
るものである。レジスタ１３２は、動作のモードを定義
するための制御信号（Ｄ／Ｉ）を記憶し、メモリは、制
御信号によりダイレクトモード或いはインターリーブモ
ードの双方でアクセスされる。これを達成するために、
このシステムは、更に２つのマルチプレクサＭＵＸ１３
４及び１３６を含み、それは、レジスタ１３２に接続さ
れ、制御信号Ｄ／Ｉに従って動作可能とされ、インター
リーブモードの時にはデコーダ１３０から各バンクに、
又は、ダイレクトモードの時にはデコーダ１１６及び１
１８から各バンクに、バンク選択信号を送信する。
ブモードの双方をサポートするためのシステムを説明す
るものである。レジスタ１３２は、動作のモードを定義
するための制御信号（Ｄ／Ｉ）を記憶し、メモリは、制
御信号によりダイレクトモード或いはインターリーブモ
ードの双方でアクセスされる。これを達成するために、
このシステムは、更に２つのマルチプレクサＭＵＸ１３
４及び１３６を含み、それは、レジスタ１３２に接続さ
れ、制御信号Ｄ／Ｉに従って動作可能とされ、インター
リーブモードの時にはデコーダ１３０から各バンクに、
又は、ダイレクトモードの時にはデコーダ１１６及び１
１８から各バンクに、バンク選択信号を送信する。
【００１０】ハイパフォーマンスなパーソナルコンピュ
ータで使うメモリコントローラの設計をしていく過程で
設計の目的は、インターリーブモードとダイレクトモー
ドの双方をサポートするメモリコントローラを提供する
ことである。我々は、上述した従来技術の設計を分析し
たことにより、ダイレクトモードのための２つのデコー
ダは、デコーダ１３０を単純なＡＮＤ回路に置き換える
ことで、インターリーブモードでも付加的に使えるとい
う関係が分かった。それゆえ、いくつかの回路が削減で
きるようになった。図４を参照すると、ＡＮＤ回路１４
０は、デコーダ１１６及び１１８とに接続される２つの
入力と、ＭＵＸ１３４及び１３６に接続される出力とを
持っている。ダイレクトモードでの動作の時には、ＭＵ
Ｘ１３４及び１３６は、どちらのバンク選択信号がアク
ティブであるかに依存して、デコーダ１１６又は１１８
からのアクティブ出力信号だけを出力する。インターリ
ーブモードでの動作の時には、バンク１１２及び１１４
を同時にアクセスするために、ＭＵＸ１３４及び１３６
の双方がＡＮＤ回路１４０からアクティブ信号を送信す
る。回路１４０は、２つの物理バンクから単一の論理メ
モリバンクを作り、そこに、論理バンクは０〜２メガの
範囲のアドレスを持つ。
ータで使うメモリコントローラの設計をしていく過程で
設計の目的は、インターリーブモードとダイレクトモー
ドの双方をサポートするメモリコントローラを提供する
ことである。我々は、上述した従来技術の設計を分析し
たことにより、ダイレクトモードのための２つのデコー
ダは、デコーダ１３０を単純なＡＮＤ回路に置き換える
ことで、インターリーブモードでも付加的に使えるとい
う関係が分かった。それゆえ、いくつかの回路が削減で
きるようになった。図４を参照すると、ＡＮＤ回路１４
０は、デコーダ１１６及び１１８とに接続される２つの
入力と、ＭＵＸ１３４及び１３６に接続される出力とを
持っている。ダイレクトモードでの動作の時には、ＭＵ
Ｘ１３４及び１３６は、どちらのバンク選択信号がアク
ティブであるかに依存して、デコーダ１１６又は１１８
からのアクティブ出力信号だけを出力する。インターリ
ーブモードでの動作の時には、バンク１１２及び１１４
を同時にアクセスするために、ＭＵＸ１３４及び１３６
の双方がＡＮＤ回路１４０からアクティブ信号を送信す
る。回路１４０は、２つの物理バンクから単一の論理メ
モリバンクを作り、そこに、論理バンクは０〜２メガの
範囲のアドレスを持つ。
【００１１】以下の論理的な理由から、この発明では、
なぜＡＮＤ回路が使われるのが理解されるであろう。デ
コーダ１１６の出力は、アドレスされた位置が０〜１メ
ガの範囲内の時のみ、アクティブ或いはローである。も
し、アドレスされた位置がそのような範囲を超えている
と、両方のデコーダの出力は非アクティブ又はハイにな
る。ＡＮＤ回路１４０の論理は、どちらか或いは両方の
入力がアクティブの時に、その出力がアクティブになる
。もし、両方がハイ或いは非アクティブの時には、出力
は同様にハイ或いは非アクティブになる。
なぜＡＮＤ回路が使われるのが理解されるであろう。デ
コーダ１１６の出力は、アドレスされた位置が０〜１メ
ガの範囲内の時のみ、アクティブ或いはローである。も
し、アドレスされた位置がそのような範囲を超えている
と、両方のデコーダの出力は非アクティブ又はハイにな
る。ＡＮＤ回路１４０の論理は、どちらか或いは両方の
入力がアクティブの時に、その出力がアクティブになる
。もし、両方がハイ或いは非アクティブの時には、出力
は同様にハイ或いは非アクティブになる。
【００１２】図５を参照すると、図示のデータ処理シス
テムは、マイクロプロセッサ１０、メモリコントローラ
１２、複数のＳＩＭＭ１６−１から１６−ｎを持つメモ
リ１４、バスインターフェース１８、基本入力／出力オ
ペレーティングシステム（ＢＩＯＳ）を記憶するための
リードオンリーメモリ（ＲＯＭ）２０、セットアップ及
びコンフィギュレーション情報を記憶するための不揮発
性ＲＡＭ（ＮＶＲＡＭ）２２、ダイレクトメモリアクセ
ス（ＤＭＡ）コントローラ２４、複数の拡張ソケット２
７−１から２７−ｎに接続される拡張バス２６、及び拡
張ソケット２７−１に接続されるバスマスタ２８を有す
る。コントローラ１２は、ＣＰＵバス３０とシステムバ
ス３２とに接続されるデュアルポートコントローラであ
る。データバス３０Ｄはマイクロプロセッサ１０とバッ
ファ３４との間に接続され、そして、データバス３２Ｄ
はバスインターフェース１８とバッファ３５との間に接
続される。バッファ３４及び３５は、メモリバス３６の
データバス３６Ｄにより、メモリ１４に接続される。バ
ス２６、３０、３２及び３６のアドレス、コントロール
、及びデータバスは、それぞれ、サフィックスＡ、Ｃ、
及びＤを使って参照される。
テムは、マイクロプロセッサ１０、メモリコントローラ
１２、複数のＳＩＭＭ１６−１から１６−ｎを持つメモ
リ１４、バスインターフェース１８、基本入力／出力オ
ペレーティングシステム（ＢＩＯＳ）を記憶するための
リードオンリーメモリ（ＲＯＭ）２０、セットアップ及
びコンフィギュレーション情報を記憶するための不揮発
性ＲＡＭ（ＮＶＲＡＭ）２２、ダイレクトメモリアクセ
ス（ＤＭＡ）コントローラ２４、複数の拡張ソケット２
７−１から２７−ｎに接続される拡張バス２６、及び拡
張ソケット２７−１に接続されるバスマスタ２８を有す
る。コントローラ１２は、ＣＰＵバス３０とシステムバ
ス３２とに接続されるデュアルポートコントローラであ
る。データバス３０Ｄはマイクロプロセッサ１０とバッ
ファ３４との間に接続され、そして、データバス３２Ｄ
はバスインターフェース１８とバッファ３５との間に接
続される。バッファ３４及び３５は、メモリバス３６の
データバス３６Ｄにより、メモリ１４に接続される。バ
ス２６、３０、３２及び３６のアドレス、コントロール
、及びデータバスは、それぞれ、サフィックスＡ、Ｃ、
及びＤを使って参照される。
【００１３】コントローラ１２及び以下に述べるような
動作の詳細をいくつか除いて、システムは周知の原理で
構成されており、十分に文書化され、商業的に利用され
ているデバイスを使っているので、この発明を理解する
ために必要でない詳細は省略する。データ処理システム
に共通に含まれる多くのサポートや他のデバイスは、説
明を簡単化するために、省略されている。
動作の詳細をいくつか除いて、システムは周知の原理で
構成されており、十分に文書化され、商業的に利用され
ているデバイスを使っているので、この発明を理解する
ために必要でない詳細は省略する。データ処理システム
に共通に含まれる多くのサポートや他のデバイスは、説
明を簡単化するために、省略されている。
【００１４】これまで述べてきたシステムでは、メモリ
１４は、マイクロプロセッサ１０、ＤＭＡコントローラ
２４、或いはバスマスタ２８によりアクセスされること
ができる。そのようなメモリアクセスが各デバイスで類
似しているので、以下の説明はマイクロプロセッサ１０
がどのようにしてメモリ１４にアクセスするかに限定し
て行う。当業者にはどのようにして、他のデバイスが同
様にメモリをアクセスするかは明らかであろう。更に、
この発明の説明では、メモリ１４は、最大容量８の、３
２ビット幅ＳＩＭＭで、各ＳＩＭＭは１或いは２つのバ
ンクを持っており、各バンクは１或いは４Ｍバイトの容
量を有しており、３０〜１００ｎｓのＲＡＳ速度で動作
可能とされている。付加メモリを拡張バスを介して加え
ることができる。
１４は、マイクロプロセッサ１０、ＤＭＡコントローラ
２４、或いはバスマスタ２８によりアクセスされること
ができる。そのようなメモリアクセスが各デバイスで類
似しているので、以下の説明はマイクロプロセッサ１０
がどのようにしてメモリ１４にアクセスするかに限定し
て行う。当業者にはどのようにして、他のデバイスが同
様にメモリをアクセスするかは明らかであろう。更に、
この発明の説明では、メモリ１４は、最大容量８の、３
２ビット幅ＳＩＭＭで、各ＳＩＭＭは１或いは２つのバ
ンクを持っており、各バンクは１或いは４Ｍバイトの容
量を有しており、３０〜１００ｎｓのＲＡＳ速度で動作
可能とされている。付加メモリを拡張バスを介して加え
ることができる。
【００１５】図６は、通常、この発明がどのようにメモ
リコントローラ１２に組み入れられるかを示すものであ
る。アドレスバス１２０は、バス３０（図５）からのバ
ンクアドレスを受信し、そのようなアドレスをデコーダ
１１６及び１１８に入力する。デコーダの出力は、ＭＵ
Ｘ１３４及び１３６及びＡＮＤ回路１４０を含むロジッ
ク４２の入力に接続される。システムが初期構成され、
ユーザがシステムの動作がダイレクトモードかインター
リーブモードかを判断すると、レジスタ１３２中の制御
信号は、そのようなポートをアドレスし、レジスタに適
切なＤ／Ｌ信号を書き込むことにより、設定される。通
常、一度、システムが与えられたモードで動作するよう
に設定されると、そのまま保たれる。レジスタ１３２は
、ロジック４２にモード制御信号Ｄ／Ｌを送信するため
に接続される。コントローラ１２はまた、バス３０上の
マイクロプロセッサからのアドレス及び制御信号に呼応
するステートマシン４４を含んでおり、ロジック４２に
タイミング信号を与えることによりＲＡＳ信号を含む適
切なメモリ動作信号が生じ、アドレスされたメモリ位置
を含むバンクをアクセスするために、メモリ１４に送信
される。
リコントローラ１２に組み入れられるかを示すものであ
る。アドレスバス１２０は、バス３０（図５）からのバ
ンクアドレスを受信し、そのようなアドレスをデコーダ
１１６及び１１８に入力する。デコーダの出力は、ＭＵ
Ｘ１３４及び１３６及びＡＮＤ回路１４０を含むロジッ
ク４２の入力に接続される。システムが初期構成され、
ユーザがシステムの動作がダイレクトモードかインター
リーブモードかを判断すると、レジスタ１３２中の制御
信号は、そのようなポートをアドレスし、レジスタに適
切なＤ／Ｌ信号を書き込むことにより、設定される。通
常、一度、システムが与えられたモードで動作するよう
に設定されると、そのまま保たれる。レジスタ１３２は
、ロジック４２にモード制御信号Ｄ／Ｌを送信するため
に接続される。コントローラ１２はまた、バス３０上の
マイクロプロセッサからのアドレス及び制御信号に呼応
するステートマシン４４を含んでおり、ロジック４２に
タイミング信号を与えることによりＲＡＳ信号を含む適
切なメモリ動作信号が生じ、アドレスされたメモリ位置
を含むバンクをアクセスするために、メモリ１４に送信
される。
【００１６】この発明は、１メガＳＩＭＭの関係につい
て、８から１デコーダを単一のＡＮＤ回路に置き換える
利点について述べてきたが、その利点は、デコーダが複
雑性が増大し、種々のサイズのＳＩＭＭ及び種々のスタ
ートアドレスを取り扱えるようになると、より一層生か
される。
て、８から１デコーダを単一のＡＮＤ回路に置き換える
利点について述べてきたが、その利点は、デコーダが複
雑性が増大し、種々のサイズのＳＩＭＭ及び種々のスタ
ートアドレスを取り扱えるようになると、より一層生か
される。
【図１】ダイレクトモードで動作可能な従来技術のメモ
リバンクデコードシステムの簡単なブロック図である。
リバンクデコードシステムの簡単なブロック図である。
【図２】インターリーブモードで動作可能な従来技術を
示す図１に類似した図である。
示す図１に類似した図である。
【図３】ダイレクトモードとインターリーブモードの双
方で動作可能な従来技術を示す図１及び図２に類似した
図である。
方で動作可能な従来技術を示す図１及び図２に類似した
図である。
【図４】この発明の改善を説明する図３に類似した図で
ある。
ある。
【図５】この発明を実施したデータ処理システムのより
詳細なブロック図である。
詳細なブロック図である。
【図６】図５で示すメモリコントローラの一部のブロッ
ク図である。
ク図である。
１１６，１１８ デコーダ
１３４，１３６ ＭＵＸ
１４０ ＡＮＤ回路
Claims (8)
- 【請求項１】マイクロプロセッサと、各々に所定数のア
ドレス可能な記憶位置を持つ少なくとも２つのメモリバ
ンクを含むメモリと、各バンクは、ＲＡＳ信号を含む制
御信号によりアクセス可能とされ、上記メモリへのアク
セスを制御するためのメモリコントローラと、上記マイ
クロプロセッサと上記メモリコントローラとの間を接続
するバスと、上記バスは、アドレス、データ、及び制御
ラインからなり、上記マイクロプロセッサは、上記アド
レスラインにアドレス信号を位置させることによりメモ
リアクセスを起こす動作が可能とされ、そして、上記制
御ライン上の読み出し／書き込み動作を定義する信号を
制御し、上記メモリコントローラは、上記アドレスライ
ンに接続される複数のバンクアドレスデコーダと、上記
デコーダのうちの２つは上記バンクに関連し、各デコー
ダは、バンク選択信号を生成するために上記関連するバ
ンクに位置される記憶位置の範囲にあるアドレスライン
上のアドレスをデコードするのに呼応して動作可能とさ
れ、上記２つのデコーダに接続される入力を持ち、そこ
から上記バンク選択信号を受信し、そして、上記バンク
選択信号が共に非アクティブな時には非アクティブ出力
信号を生成する単一な論理回路と、上記論理回路は、更
に、上記バンク選択信号のうち少なくとも１つがアクテ
ィブな時にはアクティブ出力信号を生成する動作が可能
とされ、上記論理回路の出力及び上記２つのデコーダに
接続されるモード制御手段と、上記モード制御手段は、
ダイレクトモード或いはインターリーブモードの双方で
動作するために選択的に設定され、上記モード制御信号
は、ダイレクトモードで上記デコーダの１つからのバン
ク選択信号に呼応して単一のＲＡＳ信号を生成するため
の動作を設定することが可能とされ、上記モード制御手
段は、インターリーブモードで上記論理回路からのアク
ティブ出力に呼応し２つのＲＡＳ信号を生成するための
動作を設定することが可能とされるからなるデータ処理
システム。 - 【請求項２】上記論理回路は、ＡＮＤ回路である請求項
１記載のデータ処理システム。 - 【請求項３】請求項２記載のデータ処理システムにおい
て、上記モード制御手段は、上記メモリコントローラが
ダイレクトモードで動作するのかインターリーブモード
で動作するのかを定義する制御信号を記憶するためのレ
ジスタと、上記デコーダの出力に接続されるマルチプレ
クサ手段と、上記論理回路及び上記レジスタは、上記制
御信号がダイレクトモードのために設定される時には第
１の信号を、上記制御信号がインターリーブモードのた
めに設定される時には第２の信号をその出力に生成する
ための動作が可能とされ、上記バンクをアクセスするた
めのＲＡＳ信号を含むメモリ周期信号を生成するために
上記マルチプレクサ手段と上記バンク手段とに接続され
るタイミング手段と、上記タイミング手段は、ダイレク
トモードで動作する時に上記バンクの１つのためだけに
単一のＲＡＳ信号を生成するための第１の信号を受信す
るのに呼応した動作が可能とされ、インターリーブモー
ドで動作する時に両方のバンクに対して２つのＲＡＳ信
号を生成するための第２の信号の受信に呼応して動作が
可能とされるからなるデータ処理システム。 - 【請求項４】Ｉ／Ｏポートと、上記レジスタは上記ポー
トの部分であり上記ポートに上記制御信号を書き込む設
定ができるを含む請求項３記載のデータ処理システム。 - 【請求項５】メモリ及び上記メモリをアクセスするため
のマイクロプロセッサを持つデータ処理シスムで使うメ
モリコントローラを有し、上記メモリは、各々、マルチ
化されている記憶位置からなる複数のバンクを持ち、各
バンクでの上記記憶位置はユニークなアドレス範囲を持
ち、上記範囲は隣接しており、上記メモリは制御信号及
びアドレス信号を出力するマイクロプロセッサに呼応し
てアクセス可能とされ、上記メモリコントローラは、上
記マイクロプロセッサからのアドレスを受信するために
適合され、そのバンクが保持しているアドレス記憶位置
に従って第１のバンク選択信号を生成する複数のバンク
アドレスデコーダと、上記デコーダのうちの２つに接続
され、上記第１のバンク選択信号のうちの１つに呼応し
て第２のバンク選択信号を生成する動作が可能とされる
信号処理回路と上記論理回路と上記２つのデコーダに接
続されるモード制御手段とからなり、上記モード制御手
段は、ダイレクトモード或いはインターリーブモードの
双方に選択的に設定可能とされ、上記モード制御手段は
、ダイレクトモードでの上記デコーダの１つからのバン
ク選択信号に呼応して単一のＲＡＳ信号を生成する動作
を設定することが可能とされ、上記モード制御手段は、
インターリーブモードにおいて上記論理回路からのアク
ティブ出力に呼応し２つのＲＡＳ信号を生成する動作に
設定することが可能とされるメモリコントローラ。 - 【請求項６】上記論理回路は、ＡＮＤ回路である請求項
５記載のデータ処理システム。 - 【請求項７】請求項６記載のデータ処理システムにおい
て、上記モード制御手段は、上記メモリコントローラが
ダイレクトモードでの動作をするのかインターリーブモ
ードでの動作をするのかを定義する制御信号を記憶する
レジスタと、上記デコーダ、上記論理回路及び上記レジ
スタの出力に接続され、そして、上記制御信号がダイレ
クトモードに設定されるためのものである時に第１の信
号を出力し、上記制御信号がインターリーブモードに設
定するためのものである時に第２の信号を出力上に生成
することが可能とされるマルチプレクサ手段と、上記バ
ンクをアクセスするためのＲＡＳ信号を含むメモリ周期
信号を生成するために上記マルチプレクサ手段に接続さ
れるタイミング手段と、上記タイミング手段は、ダイレ
クトモードでの動作の時に上記バンクの１つだけの単一
ＲＡＳ信号を生成するための上記第１の信号を受信する
のに呼応する動作が可能とされるタイミング手段と、上
記タイミング手段は、インターリーブモードでの動作の
時に両方のバンクのために２つのＲＡＳ信号を生成する
ための上記第２の信号を受信するのに呼応する動作が可
能とされるデータ処理システム。 - 【請求項８】Ｉ／Ｏポートと、上記レジスタは上記ポー
トの部分であり上記ポートに上記制御信号を書き込む設
定ができるからなる請求項７記載のデータ処理システム
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US591306 | 1990-10-01 | ||
| US07/591,306 US5226134A (en) | 1990-10-01 | 1990-10-01 | Data processing system including a memory controller for direct or interleave memory accessing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04230547A true JPH04230547A (ja) | 1992-08-19 |
| JPH0752407B2 JPH0752407B2 (ja) | 1995-06-05 |
Family
ID=24365963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20224291A Expired - Lifetime JPH0752407B2 (ja) | 1990-10-01 | 1991-07-18 | ダイレクト或いはインターリーブメモリアクセスのためのメモリコントローラ |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US5226134A (ja) |
| EP (1) | EP0481597B1 (ja) |
| JP (1) | JPH0752407B2 (ja) |
| KR (1) | KR950013260B1 (ja) |
| CN (1) | CN1026925C (ja) |
| AU (1) | AU640813B2 (ja) |
| BR (1) | BR9104142A (ja) |
| CA (1) | CA2050950C (ja) |
| DE (1) | DE69132539D1 (ja) |
| PT (1) | PT99117A (ja) |
| SG (1) | SG44360A1 (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752407B2 (ja) | 1995-06-05 |
| KR920008598A (ko) | 1992-05-28 |
| CA2050950A1 (en) | 1992-04-02 |
| EP0481597A1 (en) | 1992-04-22 |
| BR9104142A (pt) | 1992-06-02 |
| SG44360A1 (en) | 1997-12-19 |
| CN1026925C (zh) | 1994-12-07 |
| KR950013260B1 (ko) | 1995-10-26 |
| PT99117A (pt) | 1993-10-29 |
| EP0481597B1 (en) | 2001-02-21 |
| DE69132539D1 (de) | 2001-03-29 |
| CA2050950C (en) | 1996-01-02 |
| CN1060731A (zh) | 1992-04-29 |
| US5226134A (en) | 1993-07-06 |
| AU640813B2 (en) | 1993-09-02 |
| AU8345391A (en) | 1992-04-09 |
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