JPH10207825A - データ転送装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速なデータ転送を行うためのデータ転送装
置を提供する。 【解決手段】 ＤＭＡ装置３と、複数のメモリ装置１、
２と、メモリ装置１、２へのデータ読み出しおよびデー
タ書き込みの制御を行うデータ転送制御装置４とを備え
る。データ転送制御装置４は、異なるメモリ装置１、２
間のメモリどうしの間で、転送元のデータ読み出しと転
送先へのデータ書き込みとを同時に行うように構成され
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ転送装置に
関するものである。

【０００２】

【従来の技術】近年、効率の良いデータ転送を行う場合
に、ＣＰＵを介さずハードウェアによってデータ転送を
行うＤＭＡが用いられており、このＤＭＡによるデータ
転送装置の高速化が要求されている。

【０００３】以下に従来のデータ転送装置およびメモリ
−メモリ間データ転送方式について説明する。図７は従
来のデータ転送装置の構成を示し、この従来のデータ転
送装置はメモリ装置６９とＤＭＡ装置７０とを有する。
メモリ装置６９とＤＭＡ装置７０との間は、データ信号
線７２と、アドレス信号線７１と、読み出し許可信号線
７３と、書き込み許可信号線７４とで接続されている。
メモリ装置６９は、ＤＭＡ装置７０から読み出し許可信
号線７３に”Ｈ”が入力されると読み出しを許可し、こ
こに”Ｌ”が入力されると読み出しを禁止する。同様に
メモリ装置６９は、ＤＭＡ装置７０から書き込み許可信
号線７４に”Ｈ”が入力されると書き込みを許可し、こ
こに”Ｌ”が入力されると書き込みを禁止する。

【０００４】以上のように構成された従来のデータ転送
装置について、以下そのデータ転送方式について説明す
る。図８は従来の１対１のメモリ−メモリ間データ転送
方式のタイミングチャートを示したものである。まず、
データ転送元のデータを読み出すため、ＤＭＡ装置７０
はアドレス信号線７１に転送元のアドレスを出力し、読
み出し許可信号線７３に”Ｈ”を出力し、かつ書き込み
許可信号線７４に”Ｌ”を出力する。これらの信号を受
けたメモリ装置６９は、転送元のデータをデータ信号線
７２に出力する。

【０００５】つぎに、転送先にデータを書き込むため、
ＤＭＡ装置７０はアドレス信号線７１に転送先のアドレ
スを出力し、書き込み許可信号線７４に”Ｈ”を出力
し、かつ、読み出し許可信号線７３に”Ｌ”を出力す
る。

【０００６】これらの信号を受けたメモリ装置６９は、
データ線７２上のデータを転送先に書き込む。以上のよ
うに、従来の１対１のメモリ−メモリ間データ転送方式
では、転送元データの読み出しに１サイクルと転送先へ
の書き込みに１サイクルの合計２サイクルを必要とす
る。

【０００７】図９は従来の１対多のメモリ−メモリ間デ
ータ転送方式のタイミングチャートを示したものであ
る。この場合は、１対１のメモリ−メモリ間データ転送
方式と同様に、まず、転送元のデータを読み出す。つぎ
に、各転送先にデータを書き込むため、ＤＭＡ装置７０
は１サイクルごとに各転送先のアドレスをアドレス信号
線７１に出力し、書き込み許可信号線７４に”Ｈ”を出
力し、かつ、読み出し許可信号線７３に”Ｌ”を出力す
る。

【０００８】これらの信号を受けたメモリ装置６９は、
データ信号線７２上のデータを各転送先に書き込む。以
上のように、従来の１対多のメモリ−メモリ間データ転
送方式では、転送先の個数をＮとすると、転送元データ
の読み出しに１サイクルと各転送先への書き込みにＮサ
イクルの合計Ｎ＋１サイクルを必要とする。

【０００９】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、データ転送に要する時間は、転送元からの
データ読み出しに要する時間と、転送先へのデータ書き
込みに要する時間との合計であるため、最低でも２サイ
クル分の時間を要し、転送先が増えるとそれに応じて転
送時間が長くなるという欠点を有していた。

【００１０】本発明は上記従来の問題点を解決するもの
で、高速なデータ転送を行うためのデータ転送装置を提
供することを目的とする。

【００１１】

【課題を解決するための手段】この目的を解決するため
に本発明のデータ転送装置は、異なるメモリ装置間のメ
モリどうしの間で、転送元のデータ読み出しと転送先へ
のデータ書き込みとを同時に行うようにしたものであ
る。

【００１２】これによれば、データ読み出しとデータ書
き込みとを同時に行うことにより、異なるメモリ装置間
でのデータの転送を高速に行うことができる

【００１３】

【発明の実施の形態】請求項１に記載の本発明は、ＤＭ
Ａ装置と、複数のメモリ装置と、前記メモリ装置へのデ
ータ読み出しおよびデータ書き込みの制御を行うデータ
転送制御装置とを備え、前記データ転送制御装置は、異
なるメモリ装置間のメモリどうしの間で、転送元のデー
タ読み出しと転送先へのデータ書き込みとを同時に行う
ように構成されているものである。

【００１４】これによれば、データ転送制御装置が、異
なるメモリ装置間のメモリどうしの間で、転送元のデー
タ読み出しと転送先へのデータ書き込みとを同時に行う
ことにより、異なるメモリ装置間でのデータの転送を高
速に行うことができる。請求項２に記載の本発明は、異
なるメモリ装置が同じ物理アドレスを有するメモリをそ
れぞれ備え、データ転送制御装置が、メモリ装置へ有効
アドレスを出力したうえで、転送元メモリへチップセレ
クト信号とデータ読み出し許可信号とを出力するととも
に、転送先メモリへチップセレクト信号とデータ書き込
み許可信号を出力するように構成されているものであ
る。

【００１５】これによれば、データ転送制御装置からの
チップセレクト信号とデータ読み出し許可信号とデータ
書き込み許可信号とを各メモリ装置別に出力することが
でき、データ読み出しとデータ書き込みとを同時に行う
ことにより、異なるメモリ装置間で同じ物理アドレスを
有するメモリ−メモリ間の１対１あるいは１対多のデー
タ転送を高速に行うことができる。

【００１６】請求項３に記載の本発明は、データ転送制
御装置が、メモリのアドレスについての上位ビットをセ
レクタビットとするとともに残りのビットを有効アドレ
スビットとしてメモリを分割する手段と、この分割され
たメモリの各々に対して有効アドレスビット長分のデー
タ信号線を接続する手段と、有効アドレスビットが等し
いメモリ間で転送元のデータ読み出しと転送先へのデー
タ書き込みとを同時に行う手段とを備えているものであ
る。

【００１７】これによれば、データの転送を行うべきメ
モリ装置の選択と、これらのメモリ装置間で同じ物理ア
ドレスを有するメモリの設定とを行うことができて、異
なるメモリ装置間で同じ物理アドレスを有するメモリ−
メモリ間の１対１あるいは１対多のデータ転送を高速に
行うことができる。

【００１８】請求項４に記載の本発明は、異なるメモリ
装置間での１対１のメモリ−メモリ間データ転送を行う
ように構成されている。また請求項５に記載の本発明
は、１つのメモリ装置から他の複数のメモリ装置への１
対多のメモリ−メモリ間データ転送を行うように構成さ
れている。

【００１９】以下本発明の実施形態について、図面を参
照しながら説明する。図１は本発明の第１の実施形態に
おけるデータ転送装置を示すものである。この図１にお
いて、１および２はメモリ装置、３はＤＭＡ装置、４は
データ転送制御装置、５はデータ信号線である。６およ
び８はＤＭＡ装置３のメモリ装置１およびメモリ装置２
に対するデータ読み出し要求信号線、７および９はＤＭ
Ａ装置３のメモリ装置１およびメモリ装置２に対するデ
ータ書き込み要求信号線、１０はＤＭＡ装置３およびＣ
ＰＵ等の他の装置からデータ転送制御装置４への全メモ
リ領域に対するアドレス信号線である。１１および１２
は、ＤＭＡ装置３およびＣＰＵ等の他の装置からデータ
転送制御装置４への全メモリ領域に対するデータ読み出
し要求信号線およびデータ書き込み要求信号線である。
１３はデータ制御装置４のメモリ装置１に対するチップ
セレクト信号線、１４はメモリ装置１に対するデータ読
み出し許可信号線、１５はメモリ装置１に対するデータ
書き込み許可信号線、１６はデータ制御装置４のメモリ
装置１およびメモリ装置２に対するアドレス信号線、１
７はデータ制御装置４のメモリ装置２に対するチップセ
レクト信号線、１８はメモリ装置２に対するデータ読み
出し許可信号線、１９はメモリ装置２に対するデータ書
き込み許可信号線である。

【００２０】本実施形態のデータ転送装置のメモリ装置
１とメモリ装置２とは、同じメモリ空間を有し、同一の
物理アドレスを有するメモリが互いに存在する。また、
全メモリ領域を指定するアドレス信号線１０の最上位ビ
ットが”１”の場合はこのアドレス信号線１０の最上位
ビットを除いたアドレスで示されるメモリ装置１のメモ
リをアクセスし、”０”の場合はアドレス信号線１０の
最上位ビットを除いたアドレスで示されるメモリ装置２
のメモリをアクセスする。

【００２１】図２はデータ転送制御装置４のより詳細な
構成図である。この図２において、２０は全メモリ領域
を指定するアドレス信号線１０の最上位ビット、２１は
アドレス信号線１０からその最上位ビット２０を除いた
下位ビットアドレス、２２はインバータである。２３、
２４、２５、２６はＡＮＤ回路、２７、２８、２９、３
０、３１、３２はＯＲ回路である。データ転送制御装置
４は、ＤＭＡ装置３からのデータ転送要求信号およびＣ
ＰＵ等の他の装置からのアクセス要求信号に応じて、メ
モリ装置１およびメモリ装置２に対して適切な制御信号
を出力する。

【００２２】メモリ装置１および２は、データ転送装置
４からチップセレクト信号線１３および１７に”Ｈ”が
入力されたときのみ、データ転送制御装置４から読み出
し許可信号線１４および１８に”Ｈ”が入力されると読
み出しを許可し、”Ｌ”が入力されると読み出しを禁止
する。同様にメモリ装置１および２は、データ転送制御
装置４からチップセレクト信号線１３および１７に”
Ｈ”が入力されたときのみ、データ転送制御装置４から
書き込み許可信号線１５および１９に”Ｈ”が入力され
ると書き込みを許可し、”Ｌ”が入力されると書き込み
を禁止する。また、同じメモリ装置に対してのデータ読
み出し許可とデータ書き込み許可および１度に２つのメ
モリ装置に対してのデータ読み出し許可は禁止事項とす
る。

【００２３】以上のように構成されたデータ転送装置に
ついて、以下その動作を説明する。図３は、図１および
図２に示されるデータ転送装置のタイミングチャートを
示したものである。この図３に示すように、転送元のデ
ータが全メモリ領域を指定するアドレス”０ｘＡＢＣ
Ｄ”にあり、このデータをメモリ装置２内に転送する場
合に、ＤＭＡ装置２は、データ転送制御装置４に対し
て、アドレス信号線１０に”０ｘＡＢＣＤ”、メモリ装
置１のデータ読み出し要求信号線６に”Ｈ”、メモリ装
置１のデータ書き込み要求信号線７に”Ｌ”、メモリ装
置２のデータ読み出し要求信号線８に”Ｌ”、メモリ装
置２のデータ書き込み要求信号線９に”Ｈ”をそれぞれ
出力する。このとき、全メモリ領域に対するデータ読み
出し要求信号線１１およびデータ書き込み要求信号線１
２には”Ｌ”が出力されている。

【００２４】これに対してデータ転送制御装置４は、メ
モリ装置１およびメモリ装置２に対して、アドレス信号
線１６に”０ｘ２ＢＣＤ”、チップセレクト信号線１３
に”Ｈ”、データ読み出し許可信号線１４に”Ｈ”、デ
ータ書き込み許可信号線１５に”Ｌ”を出力して、デー
タをデータ信号線５に取り出すと同時に、チップセレク
ト信号線１７に”Ｈ”、データ読み出し許可信号線１８
に”Ｌ”、データ書き込み許可信号線１９に”Ｈ”を出
力して、データ信号線５に取り出されたデータを転送先
に記憶させる。

【００２５】以上により、メモリ装置１内にあるの全メ
モリ領域指定用アドレス”０ｘＡＢＣＤ”からデータ信
号線５に取り出されたデータが、メモリ装置２内にある
全メモリ領域指定用アドレス”０ｘ２ＢＣＤ”に１サイ
クルで転送される。

【００２６】以上のように本実施形態によれば、２つの
メモリ装置を用意して、それらに同一の物理アドレスを
有するアクセスポートを設けることにより、異なるメモ
リ装置間での１対１のメモリ−メモリ間データ転送を従
来の半分の時間で行うことができる。

【００２７】以下本発明の第２の実施形態について図面
を参照しながら説明する。図４は本発明の第２の実施形
態を示すデータ転送装置の図である。この図４におい
て、３３１、３３２、３３３、…、３３ｎはメモリ装
置、３４はＤＭＡ装置、３５はデータ転送制御装置、３
６はデータ信号線である。３７１、３７２、３７３、
…、３７ｎはＤＭＡ装置３４のメモリ装置３３１、３３
２、３３３、…、３３ｎに対するデータ読み出し要求信
号線、３８１、３８２、３８３、…、３８ｎはＤＭＡ装
置３４のメモリ装置３３１、３３２、３３３、…、３３
ｎに対するデータ書き込み要求信号線、３９はＤＭＡ装
置３４およびＣＰＵ等の他の装置からデータ転送制御装
置３５への全メモリ領域に対するアドレス信号線であ
る。４０および４１は、ＤＭＡ装置３４およびＣＰＵ等
の他の装置からデータ転送制御装置３５への全メモリ領
域に対するデータ読み出し要求信号線およびデータ書き
込み要求信号線である。４２１、４２２、４２３、…、
４２ｎはそれぞれデータ転送制御装置３５のメモリ装置
３３１、３３２、３３３、…、３３ｎに対するチップセ
レクト信号線、４３１、４３２、４３３、…、４３ｎは
それぞれメモリ装置３３１、３３２、３３３、…、３３
ｎに対するデータ読み出し許可信号線、４４１、４４
２、４４３、…、４４ｎはそれぞれメモリ装置３３１、
３３２、３３３、…、３３ｎに対するデータ書き込み許
可信号線、４５はメモリ装置３３１、３３２、３３３、
…、３３ｎに対するアドレス信号線である。

【００２８】本実施形態のデータ転送装置は、２のべき
乗の数のｎ個のメモリ装置３３１、３３２、３３３、
…、３３ｎを備える。これらのメモリ装置３３１、３３
２、３３３、…、３３ｎは、同じメモリ空間を有し、同
一の物理アドレスを有するメモリが互いに存在する。各
メモリ装置のアドレス信号線４５の幅がｍビットで、か
つ、メモリ装置の個数ｎの２を底とする対数をｎ’とす
ると、すなわちｎ’＝ｌｏｇ₂ ｎとすると、全メモリ領
域に対するアドレス信号線３９の幅はｎ’＋ｍビットと
なる。また、メモリ装置に対して全メモリ領域に対する
アドレスでアクセスを行う場合、アドレス信号線３９の
上位ｎ’ビットをデコードした数値をｉとすると、デー
タ転送制御装置３５はメモリ装置３３ｉ内の領域をアク
セスするように制御を行う。

【００２９】図５はデータ転送制御装置３５のより詳細
な構成図である。この図５において、４６は全メモリ領
域を指定するアドレス信号線３９の上位ｎ’ビット、４
７はアドレス信号線３５からその上位ビットｎ’を除い
たｍビットの下位ビットアドレス、４８はデコーダ、４
９、５０、５１、５２、５３、５４、５５、５６はＡＮ
Ｄ回路、５７、５８、５９、６０、６１、６２、６３、
６４、６５、６６、６７、６８はＯＲ回路である。デー
タ転送制御装置３５は、ＤＭＡ装置３４からのデータ転
送要求信号およびＣＰＵ等の他の装置からのアクセス要
求信号に応じて、メモリ装置３３１、３３２、３３３、
…、３３ｎに対して適切な制御信号を出力する。

【００３０】メモリ装置３３１、３３２、３３３、…、
３３ｎは、データ転送制御装置３５からそれぞれチップ
セレクト信号線４２１、４２２、４２３、…、４２ｎ
に”Ｈ”が入力されたときのみ、データ転送制御装置３
５から読み出し許可信号線４３１、４３２、４３３、
…、４３ｎに”Ｈ”が入力されると読み出しを許可
し、”Ｌ”が入力されると読み出しを禁止する。同様に
メモリ装置３３１、３３２、３３３、…、３３ｎは、デ
ータ転送装置３５からチップセレクト信号線４２１、４
２２、４２３、…、４２ｎに”Ｈ”が入力されたときの
み、データ転送制御装置３５から書き込み許可信号線４
４１、４４２、４４３、…、４４ｎに”Ｈ”が入力され
ると書き込みを許可し、”Ｌ”が入力されると書き込み
を禁止する。また、同じメモリ装置に対してのデータ読
み出し許可とデータ書き込み許可および１度に複数のメ
モリ装置に対しての読み出し許可は禁止事項とする。

【００３１】以上のように構成されたデータ転送装置に
ついて、以下その動作を説明する。図６は、図４および
図５のデータ転送装置のタイミングチャートを示したも
のである。図６のチャートの左側に示すように、転送元
のデータがメモリ装置内のアドレス”０ｘＡＢＣ”にあ
り、このデータをメモリ装置３３２内およびメモリ装置
３３３内に転送する場合は、ＤＭＡ装置３４は、データ
転送制御装置３５に対して、アドレス信号線３９に”０
ｘＡＢＣ”、メモリ装置３３１のデータ読み出し要求信
号線３７１に”Ｈ”、メモリ装置３３１のデータ書き込
み要求信号線３８１に”Ｌ”、メモリ装置３３２のデー
タ書き込み要求信号線３８２に”Ｈ”、メモリ装置３３
２のデータ読み出し要求信号線３７２に”Ｌ”、メモリ
装置３３３のデータ書き込み要求信号線３８３に”
Ｈ”、メモリ装置３３３のデータ読み出し要求信号線３
７３に”Ｌ”を出力する。このとき、全メモリ領域に対
するデータ読み出し要求信号線４０およびデータ書き込
み要求信号線４１には”Ｌ”が出力されている。これに
対して、データ転送制御装置３５は、メモリ装置３３
１、３３２、３３３、…、３３ｎに対して、アドレス信
号線４５に”０ｘＡＢＣ”、チップセレクト信号線４２
１に”Ｈ”、データ読み出し許可信号線４３１に”
Ｈ”、データ書き込み許可信号線４３１に”Ｌ”を出力
して、データをデータ信号線３６に取り出す。かつ、こ
れと同時に、チップセレクト信号線４２２および４２３
に”Ｈ”、データ読み出し許可信号線４３２および４３
３に”Ｌ”、データ書き込み許可信号線４４２および４
４３に”Ｈ”を出力して、データ信号線３６に取り出さ
れたデータを転送先に記憶させる。

【００３２】以上により、メモリ装置３３１内にある全
メモリ領域指定用アドレス”０ｘＡＢＣ”からデータ信
号線３６に取り出されたデータが、転送先のメモリ装置
３３２および３３３のアドレス”０ｘＡＢＣ”に１サイ
クルで転送される。

【００３３】また、転送元のデータがメモリ装置３３１
内のアドレス”０ｘＣＢＡ”にあり、このデータをメモ
リ装置３３１以外のすべてのメモリ装置３３ｉ（ｉ＝２
〜ｎ）内に転送する場合は、ＤＭＡ装置３４は、データ
転送制御装置３５に対して、全メモリ領域に対するアド
レス信号線３９に”０ｘＣＢＡ”、データ読み出し要求
信号線３７１に”Ｈ”、その他のデータ読み出し要求信
号線３７ｉ（ｉ＝２〜ｎ）に”Ｌ”、データ書き込み信
号線３８１に”Ｌ”、その他のデータ書き込み要求信号
線３８ｉ（ｉ＝２〜ｎ）に”Ｈ”を出力する。このと
き、全メモリ領域に対するデータ読み出し要求信号線４
０およびデータ書き込み要求信号線４１には”Ｌ”が出
力されている。

【００３４】以上により、メモリ装置３３１内のアドレ
ス”０ｘＣＢＡ”からデータ信号線３６に取り出された
データが、メモリ装置３３１以外の転送先のメモリ装置
３３ｉ（ｉ＝２〜ｎ）内のアドレス”０ｘＣＢＡ”に１
サイクルで転送される。

【００３５】以上のように本実施形態によれば、２のべ
き乗の数のｎ個のメモリ装置を備え、それらに同一の物
理アドレスを有するアクセスポートを設けることによ
り、異なるメモリ装置間での１対ｉのメモリ−メモリ間
データ転送を従来の１／（１＋ｉ）の時間で行うことが
できる。

【００３６】なお、上述の第１の実施形態において、メ
モリ装置は全メモリ領域を２等分したが、メモリ装置は
メモリ領域のある一部領域を２等分してもよい。また、
第２の実施形態でも、メモリ装置は全メモリ領域をｎ等
分したが、メモリ装置はメモリ領域のある一部領域をｎ
等分してもよいことは言うまでもない。

【００３７】

【発明の効果】以上のように本発明によれば、複数のメ
モリ装置とＤＭＡ装置との間にデータ転送制御装置を設
けて、このデータ転送制御装置が、異なるメモリ装置間
のメモリどうしの間で、転送元へのデータ読み出しと転
送先へのデータ書き込みとを同時に行うように構成され
ているようにしたため、異なるメモリ装置間のメモリ一
メモリ間の１対１あるいは１対多のデータ転送を、デー
タ読み出しとデータ書き込みとを一度に行うことで高速
に行うことができ、データ転送時間の短縮に大きな効果
をもたらす。

【図面の簡単な説明】

【図１】本発明の第１の実施形態におけるデータ転送装
置の構成図である。

【図２】同実施形態におけるデータ転送制御装置の詳細
な構成図である。

【図３】同実施形態におけるデータ転送時のタイミング
チャートである。

【図４】本発明の第２の実施形態におけるデータ転送装
置の構成図である。

【図５】同実施形態におけるデータ転送制御装置の詳細
な構成図である。

【図６】同実施形態におけるデータ転送時のタイミング
チャートである。

【図７】従来のデータ転送装置の構成図である。

【図８】従来の１対１のメモリ−メモリ間データ転送時
のタイミングチャートである。

【図９】従来の１対多のメモリ−メモリ間データ転送時
のタイミングチャートである。

【符号の説明】

１ 第１のメモリ装置 ２ 第２のメモリ装置 ３ ＤＭＡ装置 ４ データ転送制御装置 ５ データ信号線 １０ アドレス信号線 １３ チップセレクト信号線 １４ データ読み出し許可信号線 １５ データ書き込み許可信号線 １６ アドレス信号線 １７ チップセレクト信号線 １８ データ読み出し許可信号線 １９ データ書き込み許可信号線

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＤＭＡ装置と、複数のメモリ装置と、前
   記メモリ装置へのデータ読み出しおよびデータ書き込み
   の制御を行うデータ転送制御装置とを備え、前記データ
   転送制御装置は、異なるメモリ装置間のメモリどうしの
   間で、転送元のデータ読み出しと転送先へのデータ書き
   込みとを同時に行うように構成されていることを特徴と
   するデータ転送装置。
2. 【請求項２】 異なるメモリ装置が同じ物理アドレスを
   有するメモリをそれぞれ備え、データ転送制御装置は、
   メモリ装置へ有効アドレスを出力したうえで、転送元メ
   モリへチップセレクト信号とデータ読み出し許可信号と
   を出力するとともに、転送先メモリへチップセレクト信
   号とデータ書き込み許可信号を出力するように構成され
   ていることを特徴とする請求項１記載のデータ転送装
   置。
3. 【請求項３】 データ転送制御装置は、メモリのアドレ
   スについての上位ビットをセレクタビットとするととも
   に残りのビットを有効アドレスビットとしてメモリを分
   割する手段と、この分割されたメモリの各々に対して有
   効アドレスビット長分のデータ信号線を接続する手段
   と、有効アドレスビットが等しいメモリ間で転送元のデ
   ータ読み出しと転送先へのデータ書き込みとを同時に行
   う手段とを備えていることを特徴とする請求項１または
   ２記載のデータ転送装置。
4. 【請求項４】 異なるメモリ装置間での１対１のメモリ
   −メモリ間データ転送を行うように構成されていること
   を特徴とする請求項１から３までのいずれか１項記載の
   データ転送装置。
5. 【請求項５】 １つのメモリ装置から他の複数のメモリ
   装置への１対多のメモリ−メモリ間データ転送を行うよ
   うに構成されていることを特徴とする請求項１から３ま
   でのいずれか１項記載のデータ転送装置。