JPH04232684A - デジタルレコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、音声信号等をデジタル
的に記録再生、更には、編集することが可能なデジタル
レコーダに関する。

【０００２】

【従来の技術】音声信号を記録するのに大容量のハード
ディスクや光磁気ディスク等の外部記録装置を用いるこ
とが提案されている（例えば、本件出願人による特願平
２−１２３７８８号等）。この場合、音声信号は、Ａ／
Ｄ変換器によりアナログ信号からデジタル信号に変換さ
れ、一旦バッファメモリに記憶される。バッファメモリ
に記憶されたデジタルデータは、所定のタイミングでハ
ードディスクに転送され、記録される。一方、読み出し
時においてもハードディスクから読み出されたデジタル
データは、一旦バッファメモリに記憶され、所定のタイ
ミングでバッファメモリから読み出され、Ｄ／Ａ変換器
に入力される。Ｄ／Ａ変換器によりデジタル信号からア
ナログ信号に変換された音声信号は、スピーカ等に供給
される。ハードディスクのアクセスアドレスを制御する
ことにより、高度で柔軟な編集機能を有する装置を実現
することが出来る。

【０００３】

【発明が解決しようとする課題】この様な装置を低コス
トで実現するには、ディスクアクセスのオーバーヘッド
を吸収するためのバッファメモリとしてのＲＡＭを少し
でも小容量のものにする必要がある。一方、編集時にお
いて、例えば、きわめて短い時間間隔で多数回数ルーピ
ング再生の指定を行うと、ディスクアクセスが頻繁に行
われるため、余り小容量のバッファメモリではディスク
アクセスのオーバーヘッドを吸収することが出来ず、デ
ーター転送が間に合わなくなって、再生中に音とび等の
不都合が生じるという課題があった。

【０００４】また、編集時においては、オーバーヘッド
を吸収することが出来る編集であるのかどうかを判定す
ることが出来ず、実際に音を出して聞いてみた結果、オ
ーバーヘッドが吸収されていないと判定された場合、編
集操作を再度やり直さなければならない課題があった。

【０００５】本発明は、この様な状況に鑑みて成された
もので、編集操作に対して、ハードディスクや光磁気等
の外部記録装置のオーバーヘッドを吸収することが出来
るかどうかを判定することが出来る様にするものである
。

【０００６】

【課題を解決するための手段】本発明のデジタルレコー
ダは、デジタル信号が記録される外部記録手段と、外部
記録手段より再生されたデジタル信号を一時的に記憶す
る一時記憶手段と、一時記憶手段より読み出されたデジ
タル信号をＤ／Ａ変換して外部出力するＤ／Ａ変換手段
と、一時記憶手段の記憶状況を表示することにより外部
記憶手段から読み出すデジタル信号に対する編集の余裕
度を示す表示手段とを備えることを特徴とする。

【０００７】

【作用】上記構成のデジタルレコーダにおいては、記憶
手段におけるデジタル信号の記憶状況が表示される。従
って、編集に対してハードディスクや光磁気ディスク等
の外部記録装置のオーバーヘッドを吸収することが出来
るかどうかを判定することが出来、編集の余裕度をユー
ザーに簡単にわからせることが可能となる。

【０００８】

【実施例】以下、この発明のデジタルレコーダの好適な
実施例を図面を参照して説明する。

【０００９】〈全体構成〉図１は、本発明のデジタルレ
コーダの一実施例の全体構成を示しており、この実施例
においては、同時に３トラックまでの録音、再生動作が
出来るようになっている。全体は、図示のとおり、ＣＰ
Ｕ部（図中左側の部分）と、ＤＭＡユニット（音声記録
再生処理装置）（図中右側の部分）とにわかれる。

【００１０】ＣＰＵ部は、ＣＰＵ１と、このＣＰＵ１の
動作を規定するプログラム（詳細は後述）を記憶したプ
ログラムＲＯＭ２と、各種データを記憶するエリア、３
トラックのカレントポインタを記憶するエリア、ならび
にワークエリア等を含むＲＡＭ３と、ＣＰＵ１のＩ／Ｏ
ポートに接続された周辺機器である各種ファンクション
キー、データ入力キー等を含むキーボード４、ＣＲＴあ
るいはＬＣＤとそのドライバを含み各種表示を行う表示
装置５とを有する。

【００１１】ＣＰＵ１は、後述するようにリアルタイム
動作時（録音／再生等）において、ＤＭＡユニットのア
ドレスバス、データバスの空き時間に、必要に応じてＤ
ＭＡユニットの各構成要素の制御を行ない、編集時にお
いて、データブロックの並べ換えや、ディスクアクセス
ポインタの操作等を行なう。キーボード４からは、後述
するように、各トラック（以下、Ｔｒとする）の録音／
再生モードの設定、スタート、ストップ、ロケート、編
集点の指定などが行える。プログラムＲＯＭ２，ＲＡＭ
３のアドレス端子には、アドレスバスを介してＣＰＵ１
からアドレス信号が送られ、その出力端子はデータバス
を介してＣＰＵ１にあるいはトランシーバ７に接続され
ている。

【００１２】すなわち、ＣＰＵ部とＤＭＡユニットとを
連結するために、バッファ６、トランシーバ７がＤＭＡ
ユニット内に設けられている。バッファ６はＣＰＵ１と
アドレスバスを介して接続され、更にＤＭＡユニット内
のアドレスバスに連結される。トランシーバ７はＣＰＵ
１とデータバスを介して接続され、更にＤＭＡユニット
内のデータバスに連結される。

【００１３】ＤＭＡユニット内には、Ｔｒ１の為の音声
入出力装置８−１、Ｔｒ２の為の音声入出力装置８−２
、Ｔｒ３の為の音声入出力装置８−３が設けられていて
、夫々には、アナログ音声信号が独立に入出力可能とな
っている。

【００１４】各音声入出力装置８−１〜８−３の内部に
は、Ａ／Ｄ変換、Ｄ／Ａ変換を選択的に実行する変換器
のほか、サンプリングノイズ除去用のローパスフィルタ
、更にサンプリング周期でクロックを発生するクロック
回路などが含まれている。これらの音声入出力装置８−
１〜８−３においては、当該トラックがレコード（記録
）状態に設定されれば、外部からのアナログ音声信号を
サンプリング周期毎に適宜フィルタリングした後、Ａ／
Ｄ変換して、デジタル音声データを得る。逆に当該トラ
ックがプレイ（再生）状態に設定されれば、予め読み出
されたデジタル音声データをサンプリング周期毎にＤ／
Ａ変換して適宜フィルタリングした後、アナログ音声信
号として出力する。

【００１５】Ｔｒ１〜Ｔｒ３の各音声入出力装置８−１
〜８−３は、データバスを介して対応するバッファ９−
１（ＢＵＦ１）、バッファ９−２（ＢＵＦ２）、バッフ
ァ９−３（ＢＵＦ３）とそれぞれ接続され、デジタル音
声データの授受を行う。

【００１６】このバッファ９−１〜９−３はＴｒ１〜Ｔ
ｒ３に夫々対応しており、音声入出力装置８−１〜８−
３との間のデータ転送は、ＤＭＡコントローラ１０にて
直接メモリアクセス（ＤＭＡ）方式により行われる。

【００１７】この各音声入出力装置８−１〜８−３は、
ＤＭＡコントローラ１０に対し、レコーディング時には
、サンプリング周期で音声入出力装置８−１〜８−３か
らバッファ９−１〜９−３方向への１回のサンプリング
に係るデジタルデータのＤＭＡ転送（シングル転送）を
要求（リクエスト）し（ＤＲＱ信号を送出し（Ｔｒ１で
はＤＲＱ１、Ｔｒ２ではＤＲＱ２、Ｔｒ３ではＤＲＱ３
としてＤＭＡコントローラ１０に与えられる））、ＤＭ
Ａコントローラ１０からの回答（アクノーレッジが、Ｔ
ｒ１ではＤＡＫ１、Ｔｒ２ではＤＡＫ２、Ｔｒ３ではＤ
ＡＫ３としてＤＭＡコントローラ１０から与えられる）
を受けて、実際のデータ転送が実行される。プレイ時に
は、サンプリング周期でバッファ９−１〜９−３から音
声入出力装置８−１〜８−３方向への１回のサンプリン
グに係るデジタルデータのＤＭＡ転送（シングル転送）
の要求が、音声入出力装置８−１〜８−３からなされ、
上記した場合と同様にＤＭＡコントローラ１０によって
データ転送が実行される。

【００１８】このバッファ９−１〜９−３は、１回もし
くは複数回のデジタル音声データを記憶できる容量をも
ち、例えばＲＡＭをＴｒ１〜Ｔｒ３に３分割し、夫々リ
ングバッファ（最終アドレスと先頭アドレスとが仮想的
につながったバッファ）として使用することで、ＦＩＦ
Ｏバッファとして機能するよう構成されている。

【００１９】このバッファ９−１〜９−３に対するアド
レス指定は、アドレスバスを介してＤＭＡコントローラ
１０などよりなされる。すなわちＤＭＡ転送を行ってい
るときはＤＭＡユニット内のアドレスバス、データバス
、制御信号ラインはＤＭＡコントローラ１０が専有する
ことになる。

【００２０】そしてバッファ９−１〜９−３はデータバ
スを介し、更にハードディスクコントローラ（以下、Ｈ
Ｄコントローラとする）１１の制御に従ってハードディ
スク１２とデータの授受を行う。ハードディスク１２と
ＨＤコントローラ１１とはデータバスとコントロール信
号ラインとを介し連結され、ハードディスク１２に対す
るリード／ライトアクセスが全てＨＤコントローラ１１
によりなされる。ハードディスク１２は、Ｔｒ１〜Ｔｒ
３の３トラック分の分割された記憶エリアを有しており
、バッファ９−１〜９−３とのデータ転送がＤＭＡコン
トローラ１０によりなされる。これは、ＨＤコントロー
ラ１１が１つのデータブロックを転送し終ると割込み（
ＩＮＴ）をＣＰＵ１にかけ、次のデータブロックの転送
指示をＣＰＵ１に対し行うことによりなされる。ＣＰＵ
１は、ＨＤコントローラ１１からインタラプト信号ＩＮ
Ｔが到来すると、ＤＭＡコントローラ１０、ＨＤコント
ローラ１１を所望の状態に設定したり、プログラミング
したりした後、ＤＭＡ転送を行わせる。この動作の詳細
は後に説明する。

【００２１】ＤＭＡコントローラ１０はプレイ時にあっ
ては、ハードディスク１２から予め指定された量（複数
サンプリング周期分）のデジタル音声データを読み出し
た後、バッファ９−１〜９−３のうちの指定されるバッ
ファへＤＭＡ転送（ブロック転送）するよう動作し、レ
コード時にあっては、指定されたバッファから予め指定
された量（複数サンプリング周期分）のデジタル音声デ
ータを読み出してハードディスク１２の指定される位置
へＤＭＡ転送（ブロック転送）するよう動作する。

【００２２】このハードディスク１２とバッファ９−１
〜９−３との間のデータ転送の際は、ＨＤコントローラ
１１よりＤＭＡコントローラ１０に対し要求信号ＤＲＥ
Ｑを出力し（ＤＭＡコントローラ１０側ではＤＲＱ４と
して受取る）、転送可能となると逆に回答信号ＤＡＣＫ
を受取る（ＤＭＡコントローラ１０側ではＤＡＫ４とし
て出力する）ことで、実際の転送状態となる。

【００２３】このように、ＤＭＡコントローラ１０は、
Ｔｒ１〜Ｔｒ３の音声入出力装置８−１〜８−３とバッ
ファ９−１〜９−３との間の３チャンネル（後述するＣ
Ｈ１〜ＣＨ３）のデータ転送と、順番に選択されたいず
れかのバッファ９−１〜９−３とハードディスク１２と
の間の１チャンネル（後述するＣＨ４）のデータ転送と
の、計４チャンネルの時分割データ転送動作をする。

【００２４】ＣＰＵ１は、ＤＭＡユニット内の各構成要
素の機能、作用を管理するために、アドレスバスを介し
バッファ６にアドレス信号を与えるほか、各構成要素の
指定信号をバッファ６を介しデコーダ１３に供給して、
夫々の指定信号ＣＳを、各音声入出力装置８−１〜８−
３、バッファ９−１〜９−３、ＤＭＡコントローラ１０
、ＨＤコントローラ１１に与える。同時に、トランシー
バ７を介し、データバスを経由して種々のデータのやり
とりがＣＰＵ１との間でなされる。

【００２５】更に、ＣＰＵ１から各音声入出力装置８−
１〜８−３のＩＯＷＲ端子にはレコード状態（ライト状
態）とするのかプレイ状態（リード状態）とするのかを
指定する指定信号ＷＲが、バッファ６を介して与えられ
る。

【００２６】また、各バッファ９−１〜９−３、ＤＭＡ
コントローラ１０、ＨＤコントローラ１１に対してもこ
の指定信号（ライト信号）ＷＲと、別の指定信号（リー
ド信号）ＲＤとがバッファ６を介してＣＰＵ１から与え
られ、夫々の構成要素からデータを読み出したり逆にデ
ータを書込んだりするようになる。また、ＤＭＡコント
ローラ１０からも、ＤＭＡ転送状態にあってはこれらの
指定信号ＲＤ、ＷＲを出力するようになる。これらの信
号と各構成要素の機能、動作の関係は後述する。

【００２７】ＤＭＡコントローラ１０は、ＤＭＡ転送を
各構成要素間で行っているとき、ＤＭＡ可能（イネーブ
リング）信号ＤＭＡＥＮＢを“１”にして出力する。そ
の結果、この信号ＤＭＡＥＮＢがインバータ１６を介し
て与えられるアンドゲート１４の出力は“０”となり、
バッファ６、トランシーバ７にはイネーブリング信号Ｅ
が“０”として与えられ、結局ＣＰＵ部とＤＭＡユニッ
トとのデータ、アドレスの授受はできなくなる。このと
き、アンドゲード１５に“１”信号がデコーダ１３より
与えられておれば、アンドゲート１５の出力が“１”と
なってＣＰＵ１にウェイト信号ＷＡＩＴが供給される。

【００２８】つまり、ＣＰＵ１が、ＤＭＡユニットを管
理するために、バッファ６、トランシーバ７を開かせる
べくデコーダ１３に所定の信号を与えているとき、つま
りアンドゲート１４の一入力端にデコーダ１３より“１
”信号を供給しているとき（ＣＰＵ１がバッファ９−１
〜９−３、ＤＭＡコントローラ１０、ＨＤコントローラ
１１、音声入出力装置８−１〜８−３のいずれかにアク
セスするためのアドレス信号を出力すると、デコーダ１
３の出力はアクティブとなりアンドゲート１４、１５の
夫々の一入力端への出力は“１”となる）、ＤＭＡ転送
を開始するとＣＰＵ１にはウェイト（ＷＡＩＴ）がかか
り、ＤＭＡ転送が優先して実行された後、ウェイト解除
にともなってＣＰＵ１の動作が再開される。

【００２９】また、逆に、ＤＭＡコントローラ１０が、
ＤＭＡ転送を実行しているときに、ＣＰＵ１が例えばＤ
ＭＡコントローラ１０をアクセスしようとしても、アン
ドゲート１５よりウェイト信号ＷＡＩＴが与えられＣＰ
Ｕ１の実行サイクルは途中で引き延ばされて、バッファ
６、トランシーバ７はその間閉じられることになる。

【００３０】結局、ＣＰＵ１が、ＤＭＡユニットの各構
成要素にアクセスできるのは、 ■ＣＰＵ１がＤＭＡユニットの各構成要素をアクセスす
るためのアドレスを出した。 ■信号ＤＭＡＥＮＢがインアクティブ（“０”）つまり
ＤＭＡユニットのデータバスが空いている。の２つの条
件を満足するときであるが、ＣＰＵ１は上述したように
、ゲート１４、１５の作用によっていつＤＭＡユニット
にアクセスするかを考慮することなく処理をすすめるこ
とができる。

【００３１】また、ＣＰＵ１は、キー入力やコントロー
ルデータのトリガに応じて直ちにＤＭＡユニットの動作
状態を変えたい場合、ＤＭＡコントローラ１０に対して
、ＤＭＡコントローラ１０の状態がどのような状態であ
ってもＤＭＡ転送を中断する指令ＤＭＡＥＮＤを出力す
ることができる（これは、ＤＭＡコントローラ１０には
ＥＮＤ信号として与えられる）。

【００３２】〈ＤＭＡコントローラ１０の要部構成〉次
に、ＤＭＡコントローラ１０の一構成例を説明する。Ｄ
ＭＡコントローラ１０は、１バスサイクルが数百ナノ秒
である転送能力をもつ。従って、３トラック分のサンプ
リングデータを転送する時間は１から２マイクロ秒とな
る。

【００３３】サンプリング周波数ｆｓを４８ＫＨｚとし
たとき、１サンプリング時間の間隔は約２１マイクロ秒
となり、サンプリング時間間隔のほとんどは、バッファ
９−１〜９−３とＨＤコントローラ１１、ハードディス
ク１２との間のデータ転送及びＣＰＵ１から各構成要素
のプログラミング時間にあてることが可能となる。

【００３４】さて、その具体例の主要構成は、図２に示
されている。このＤＭＡコントローラ１０は、アドレス
バスと接続される入力側（ＩＮ）のアドレスバッファ１
０１と出力側（ＯＵＴ）のアドレスバッファ１０２を有
する。入力側のアドレスバッファ１０１に与えられるア
ドレス信号によって、レジスタセレクタ１０３の指定内
容が変化し、アドレスレジスタ１０４とコントロールレ
ジスタ１０５とに存在する所望のレジスタが指定される
ことになる。

【００３５】アドレスレジスタ１０４、コントロールレ
ジスタ１０５には４つのチャンネルＣＨ１〜ＣＨ４のエ
リアがあり、チャンネルＣＨ１〜ＣＨ３は、バッファ９
−１〜９−３との間のＤＭＡ転送を行うためのレジスタ
であり、チャンネルＣＨ４は、バッファ９−１〜９−３
のうちの指定したバッファとハードディスク１２との間
のＤＭＡ転送を行うためのレジスタである。

【００３６】アドレスレジスタ１０４内の各チャンネル
ＣＨ１〜ＣＨ４のレジスタは、対応するバッファ９−１
〜９−３及び指定されたバッファのカレントアドレスと
スタートアドレスとを少なくとも記憶するエリアを有し
、コントロールレジスタ１０５の各チャンネルＣＨ１〜
ＣＨ４のエリアには、例えば、ＤＭＡ転送の方向を指定
するコントロールデータが記憶される。

【００３７】このアドレスレジスタ１０４、コントロー
ルレジスタ１０５の内容は、データバッファ１０６を介
してデータバスに対して入出力可能となっている。そし
て、これらの各構成要素を制御しているのが、タイミン
グコントロールロジック１０７と、サービスコントロー
ラ１０８、チャンネルセレクタ１０９である。

【００３８】サービスコントローラ１０８は、ハードロ
ジックもしくはマイクロプログラム制御構成となってい
て、タイミングコントロールロジック１０７からの信号
、音声入力装置８−１〜８−３、ＨＤコントローラ１１
からのＤＭＡ要求信号ＤＲＱ１〜ＤＲＱ４や、ＣＰＵ１
からのＤＭＡ中断指令ＥＮＤ（ＤＭＡＥＮＤ）を受けと
り、上記各構成要素に対する回答（アクノーレッジ）信
号ＤＡＫ１〜ＤＡＫ４、ＤＭＡ転送中を示すＤＭＡ可能
（イネーブリング）信号ＤＭＡＥＮＢを出力するほか、
タイミングコントロールロ１０７に対し各種指令を出し
たり、チャンネルセレクタ１０９に対しチャンネルセレ
クト信号を出力したりする。チャンネルセレクタ１０９
は、アドレスレジスタ１０４、コントロールレジスタ１
０５の中の各チャンネルＣＨ１〜ＣＨ４に対応するレジ
スタを選択的に指定する。

【００３９】タイミングコントロールロジック１０７は
、デコーダ１３からの指定信号ＣＳ、コントロールレジ
スタ１０５からのコントロール信号、サービスコントロ
ーラ１０８からの制御信号を受けて、アドレスバッファ
１０２、データバッファ１０６の入出力制御をするほか
、アドレスインクリメンタ１１０を動作させて、アドレ
スレジスタ１０４の中の指定されたチャンネルのカレン
トアドレスレジスタをインクリメントする。

【０００４０】＜ＣＰＵ１の全体動作＞以下に、本実施
例の動作について説明する。ＣＰＵ１の動作を示すフロ
ーチャートが図３及び図４に示されている。これはプロ
グラムＲＯＭ２に記憶されたプログラム（ソフトウェア
）によるもので、図３はメインルーチンを示し、図４は
、ＨＤコントローラ１１からのインタラプト信号ＩＮＴ
の到来に応答して実行するインタラプトルーチンを示し
ている。

【００４１】まず図３において、キーボート４によりセ
ットされているモードが、プレイ／レコードモードなの
か、エディット（編集）モードなのかをジャッジする（
ステップ３−１）。もし、エディットモードであるとす
ると、３−２に進み、編集するトラックやポイント、ど
のような編集をするのか（例えば、ある時間指定したポ
イントに録音した音のタイミングを前後にずらしたり、
修正、削除したりすること）をＣＰＵ１は判断し、その
ためのコントロールデータを生成しＲＡＭ３に記憶させ
たり（３−３）、各種編集作業を実行した上で、再度３
−１にもどる。

【００４２】この編集作業は、特に詳述しないが、ＨＤ
コントローラ１１とＤＭＡコントローラ１０とに対する
ハードディスク１２からの読み出しアクセスポイントの
プログラムや、ＲＡＭ３への転送、ＲＡＭ３を用いての
各種編集、そして編集後のデジタル音声データのハード
ディスク１２への再格納作業、アクセスポイントの指定
等を、ＣＰＵ１の制御下で実行する。

【００４３】さて、ＣＰＵ１が、現在プレイ／レコード
モードであるとジャッジすると、３−１から３−４に進
み、３つあるトラックの夫々の動作モードをキーボード
４の入力指示に従って設定し、３−５において、Ａ／Ｄ
変換、Ｄ／Ａ変換のいずれの動作を各音声入出力装置８
−１〜８−３が実行するのか、バッファ６、デコーダ１
３を介して指定信号ＣＳを順次送出しながらＩＯＷＲを
与えてセッティングする。いま、例えば、Ｔｒ１につい
ては、プレイ状態（従ってＤ／Ａ変換動作状態）、Ｔｒ
２及びＴｒ３は夫々レコード状態（従ってＡ／Ｄ変換動
作状態）とする。図９に、このようなモード設定した場
合の概略動作の概念図を示す。

【００４４】そして、３−５では、ＤＭＡコントローラ
１０に対し、各Ｔｒ１〜Ｔｒ３についてのバッファ９−
１〜９−３のアドレスを初期化する。つまり、図２のア
ドレスバッファ１０１、レジスタセレクタ１０３、チャ
ンネルセレクタ１０９等により、チャンネルＣＨ１〜Ｃ
Ｈ３の各レジスタ（アドレスレジスタ１０４、コントロ
ールレジスタ１０５）を指定しながら、データバッファ
１０６を介して初期設定データを入力設定する。

【００４５】ここで、バッファ９−１〜９−３は、リン
グバッファとして循環的に使用されるようになっており
、初期状態としては、各バッファ９−１〜９−３のスタ
ートアドレスとカレントアドレスとは一致するようセッ
トされる（図９に、各バッファ９−１〜９−３のスター
トアドレスとカレントアドレスとが、ＣＨ１〜３のアド
レスレジスタ１０４に記憶されて制御される状態を模式
的に示してある）。

【００４６】続いてＣＰＵ１は３−６の処理を実行し、
ＲＡＭ３内の作業（ワーク）メモリエリアに所在するハ
ードディスク１２の各トラックＴｒ１〜Ｔｒ３に対応す
るディスクアクセスポインタを初期設定する（図９にハ
ードディスク１２の記憶エリアと、ディスクアクセスポ
インタとの関係を示している）。

【００４７】次にＣＰＵ１は、各音声入出力装置８−１
から８−３のＡ／Ｄ変換動作又はＤ／Ａ変換動作を開始
させる（３−７）。続いて、３−８において、ソフトウ
ェア割込みをかけて、ＨＤコントローラ１１が、ハード
ディスク１２とバッファ９−１〜９−３のいずれかとの
間のデータ転送のプログラム要求（ＨＤコントローラ１
１がＣＰＵ１に対してインタラプトＩＮＴをかけること
）を行なったとき（後述）と同じ処理を実行する。

【００４８】具体的には、図４に示したフローチャート
に従った動作を３−８で実行することになる。例えば、
いまの場合、Ｔｒ１について、ハードディスク１２から
デジタル音声データをバッファ９−１にＤＭＡ転送する
ために、ＤＭＡコントローラ１０のチャンネルとしてＴ
ｒ１に対応するチャンネルＣＨ１を決定する（４−１）
。

【００４９】続いて、このＣＨ１のスタートアドレス（
前述のとおり３−５で初期設定されている）をＣＨ４の
スタートアドレスとしてコピーする（４−２）。このと
きのＤＭＡコントローラ１０側の動作は後述する。続い
て、いまの場合ＣＨ１のスタートアドレスとカレントア
ドレスからデータ転送数を算出する（４−３）。いま、
初期状態であるので、Ｔｒ１に関してバッファ９−１に
は何らこれまでデータ転送が行われておらず、従って、
バッファ９−１のメモリエリア全てにハードディスク１
２からデータ転送してやることができる。勿論、複数の
トラックが、プレイ時にあるのであれば、早期にハード
ディスク１２から複数のバッファに予め記憶されたデジ
タル音声データを転送しなければならないので、１つの
バッファにフルにデータ転送を行わず、次々とＤＭＡ転
送が各トラックについて行われるようにすることもでき
る。あるいは、必要なバッファ９−１〜９−３に対しハ
ードディスク１２から予めフルにデータ転送をした後、
プレイ／レコード動作を同期スタートしてもよい。

【００５０】次に、４−４において、いまの場合ＣＨ１
のカレントアドレスの内容を、ＣＨ４のスタートアドレ
スにコピーする。いまの場合は結局初期アドレスがスタ
ートアドレスとなる。

【００５１】このように、ＣＰＵ１は、４−１〜４−４
において、ＤＭＡコントローラ１０に対して各設定／制
御を行なった上で、次に４−５に進み、ＲＡＭ３の作業
メモリよりいまＴｒ１のディスクアクセスポインタを取
り出し、更に４−６において、ＤＭＡコントローラ１０
のコントロールレジスタ１０５のＣＨ１のエリアの内容
に従って得られるＴｒ１の動作モード（いまプレイモー
ド）と、このＴｒ１についてのディスクアクセスポイン
タと、４−３で決定したハードディスク１２からバッフ
ァ９−１へのデータ転送数とによって、ＨＤコントロー
ラ１１をプログラミングする。このときのＨＤコントロ
ーラ１１側の動作は後に詳述する。

【００５２】その結果、ＨＤコントローラ１１は、いま
の場合ハードディスク１２からバッファ９−１の方向へ
のＤＭＡ転送を、ＤＭＡコントローラ１０に要求（ＤＲ
ＥＱを出力）し、ＤＭＡコントローラ１０は対応するＤ
ＭＡ転送を実行することになる。この動作についても後
に詳述する。

【００５３】続いて、４−７において、ＣＰＵ１はＲＡ
Ｍ３の作業メモリ内のＴｒ１のディスクアクセスポイン
タを、上述した転送処理を実行した結果ディスクアクセ
スポインタがとるであろう値まで更新する。つまり、上
述の説明からわかるとおり、ハードディスク１２とバッ
ファ９−１の間のデータ転送はこの後、ＤＭＡコントロ
ーラ１０が全て実行することになり、ＣＰＵ１はこのＤ
ＭＡ転送が完了したときにハードディスク１２のアクセ
スポインタがとる値を、４−７でセットするのである。 そして、メインルーチン（図３）にリターンする。

【００５４】後の説明でも明らかになるとおり、最初の
割込みルーチン（図４）が起動されて、ＨＤコントロー
ラ１１が一度動かされると、あとは、ＣＰＵ１が指定し
たデータブロックの転送が終了するたびに、ＨＤコント
ローラ１１から割込みがなされる（ＩＮＴ信号がＣＰＵ
１に与えられる）ので、ＣＰＵ１が行なうのは、録音／
再生動作の終了になったか、キー入力があったかまたは
コントロールデータに指示しておいたトリガがかかった
かの判断を行うのみである。

【００５５】すなわちＣＰＵ１は、３−９において、デ
ィスクアクセスポインタ（ＲＡＭ３）を参照し、メモリ
エリアオーバーか否かつまり終了か否かをジャッジし（
３−１０）、ＹＥＳの場合は、各音声入出力装置８−１
〜８−３のＡ／Ｄ変換、Ｄ／Ａ変換動作を停止させ（３
−１１）、ＮＯの場合は、コントロールデータやキー入
力状態を参照し（３−１２）、もし変化がなければ、デ
ィスクアクセスポインタをチェックすべく３−９の処理
へ戻り、以下３−９〜３−１３を繰り返す。

【００５６】そして、３−１３において何らかの変化が
あると、３−１３から３−１４に進み、ＣＰＵ１は、Ｄ
ＭＡ転送を一時中断して、新たな設定をすべく、ＤＭＡ
コントローラ１０に対するＤＭＡ中止指令（ＤＭＡＥＮ
Ｄ）を出力する。続けて、新たな入力指示等に従って、
ＤＭＡコントローラ１０、音声入出力装置８−１〜８−
３をプログラムし（３−１５）、再びＤＭＡ動作を再開
すべく３−１６に進み、上述した３−８と同様図４のル
ーチンを実行した後、３−９へ戻る。

【００５７】このように、ＣＰＵ１は、プレイ／レコー
ド時にあっては、３−４〜３−８の初期設定を行なった
後は、３−９、３−１０、３−１２、３−１３更に３−
１４〜３−１６を繰り返し実行し、キーボード４での変
更指示（例えばあるトラックについてポーズ（Ａ／Ｄ、
Ｄ／Ａの中断）あるいはパンチイン・アウト（Ａ／Ｄ、
Ｄ／Ａの動作の切換）等）や、編集時に得たコントロー
ルデータの変化に応答して、即時にＤＭＡ転送制御を中
断し、プログラムを変更した上で、再び同様の処理を実
行するよう動作する。

【００５８】＜音声入出力装置８−１〜８−３の動作＞
次に図５を参照して、音声入出力装置８−１〜８−３の
動作状態を説明する。このフローチャートは、マイクロ
プログラム制御によるものであっても、ハードロジック
制御によるものであってもよく、機能実現手段は種々選
択できる。さて、５−１においてＣＰＵ１から当該音声
入出力装置の指定信号ＣＳが到来している（アクティブ
となっている）か否かジャッジし、ＹＥＳならば５−２
において、ＣＰＵ１より動作状態（レコード、プレイ、
ストップ等）が設定される。これは図３のＣＰＵ１のメ
インルーチンの中の３−５、３−１５に応答してなされ
る。

【００５９】そして、５−１においてＮＯの判断がなさ
れると５−３において、当該音声入出力装置８−１〜８
−３がレコード状態であるのかプレイ状態であるのか判
断し、レコード状態と判断されると、５−３から５−４
〜５−９の処理へ進み、プレイ状態と判断されると５−
１０〜５−１５の処理へ進む。

【００６０】先ずレコード状態に設定された音声入出力
装置（いまの場合音声入出力装置８−２、８−３）の動
作を説明する。５−４において、サンプリング時刻とな
ったか否か判断し、サンプリング時刻となるまで、この
５−４をくりかえす。なお、サンプリング時刻の判断は
、音声入出力装置８−１〜８−３の内部に夫々ハードタ
イマをもってその出力によって行ってもよく、あるいは
共通なハードタイマを設けてその出力に従って各音声入
出力装置が動作するようにしてもよい。後の説明からも
理解されるとおり、各音声入出力装置８−１〜８−３の
サンプリング周波数を別々にすることも可能である。

【００６１】さて、５−４において、ＹＥＳの判断がな
されると、与えられるアナログ音声信号は、５−５でサ
ンプルホールド（Ｓ／Ｈ）され、Ａ／Ｄ変換される。続
いてて、５−６において、ＤＭＡコントローラ１０に対
してＤＭＡ転送要求ＤＲＱをアクティブにして出力する
。

【００６２】ＤＭＡコントローラ１０は、この要求信号
ＤＲＱを受けとり、ＤＭＡ転送を行うべく、その回答信
号ＤＡＫを出力する（この場合の詳細動作は後述する）
。従って、音声入出力装置８−１〜８−３（いまの場合
レコード状態である音声入出力装置８−２又は８−３）
は、５−７の判断がＹＥＳとなると、５−８に進み、Ａ
／Ｄ変換して得たデジタル音声データをデータバスに出
力し、対応するバッファ９−１〜９−３（いまの場合バ
ッファ９−２又は９−３）へ送る。そして、５−９にて
、ＤＭＡ転送要求ＤＲＱをインアクティブにする。従っ
て、いまの場合、音声入出力装置８−２、８−３にあっ
ては、サンプリング周期毎に、外部から与えられるアナ
ログ音声信号をデジタル音声信号に変換し、後述するよ
うにＤＭＡコントローラ１０にて夫々指定されるバッフ
ァ９−２、９−３のカレントアドレスに転送する（図９
参照）。

【００６３】また、５−３においてプレイ状態と判断さ
れると、５−１０に進み、ＤＭＡコントローラ１０対し
ＤＭＡ転送要求ＤＲＱをアクティブにし、ＤＭＡコント
ローラ１０から回答信号ＤＡＫの到来を待って（５−１
１）、データバス上のデジタル音声データを取込み（５
−１２）、上記要求ＤＲＱをインアクティブにする（５
−１３）。このときのＤＭＡコントローラ１０の動作は
後述するが、いまの場合、図９に示すとおり、Ｔｒ１に
対応するバッファ９−１のカレントアドレスの内容（こ
れはすでにハードディスク１２のＴｒ１のエリアの内容
が転送記録されている）が、以上の操作で音声入出力装
置８−１に入力設定されることになる。そして、サンプ
リング時刻となったか否か判断する（５−１４）。この
サンプリング時刻の到来の検出は、５−４において述べ
た場合と同様に行なわれる。

【００６４】そして、５−１４でＹＥＳとなると５−１
５に進みＤ／Ａ変換及びローパスフィルタリングを実行
した上でアナログ音声信号を外部に出力する。

【００６５】以上レコード状態の場合と、プレイ状態の
場合との１つのサンプリング時刻における動作を説明し
たが、５−９、５−１５の各処理の終了後５−１に戻り
、以下同様にして次々とサンプリング時刻に対する処理
を実行する。

【００６６】図１０は音声入出力装置８−１〜８−３の
動作タイムチャートを示しており、いまの場合Ｔｒ１の
音声入出力装置８−１がプレイモードとなっていて、サ
ンプリング時刻ｔとサンプリング時刻ｔ＋１の間で、サ
ンプリング要求（ＤＲＱ）が発生し、ＤＭＡコントロー
ラ１０内のチャンネルＣＨ１の制御によって、バッファ
９−１から音声入出力装置８−１の方向へのＤＭＡ転送
がなされ、サンプリング時刻ｔ＋１に同期して、Ｄ／Ａ
変換動作がなされる。

【００６７】逆に、いまの場合Ｔｒ２、Ｔｒ３の音声入
出力装置８−２、８−３においては、レコードモードと
なっており、サンプリング時刻ｔあるいはｔ＋１に同期
して、Ａ／Ｄ変換が行われ、その後にＤＭＡコントロー
ラ１０に対してＤＭＡ転送命令が出力され、ＤＭＡ転送
が、Ｔｒ２、Ｔｒ３の順番で（同時にＤＭＡ要求があっ
た場合の優先順位、ＣＨ１＞ＣＨ２＞ＣＨ３＞ＣＨ４と
なっている関係によるもの）実行され、音声入出力装置
８−２、８−３からバッファ９−２、９−３へデータ転
送がなされることになる。

【００６８】＜ＤＭＡコントローラ１０の動作＞次に、
図６を参照してＤＭＡコントローラ１０の動作を説明す
る。この図６のフローチャートは、図２のサービスコン
トローラ１０８がマイクロプログラム制御で動作するの
を表わしているとしてもよく、あるいは、ハードロジッ
クでＤＭＡコントローラ１０が機能実現をしているとし
てもよい。

【００６９】先ず、６−１において、ＣＰＵ１からの指
定信号ＣＳが到来している（アクティブとなっている）
か否かを判断し、ＹＥＳならば、６−２において、リー
ド信号ＲＤ、ライト信号ＷＲのいずれがＣＰＵ１から与
えられているかを判断し、リード信号ＲＤならば６−３
に進みアドレスバスを介して与えられるアドレス信号に
て指定されるレジスタ１０４、１０５の内容をデータバ
スを介して出力してＣＰＵ１がリードできるようにし、
逆にライト信号ＷＲならば６−４に進み、指定したレジ
スタにデータバスを介して所望のデータを入力設定する
ことになる。この６−３、６−４の処理は、ＣＰＵ１の
メインルーチンの３−５、３−１５などの処理に対応す
る。従って、６−４の処理によって図２の各レジスタ１
０４、１０５には所望のデータがセットされることにな
る。

【００７０】そして、このようなＣＰＵ１からのＤＭＡ
コントローラ１０に対するアクセスやプログラムが終る
と指定信号ＣＳはインアクティブとされ、６−１から６
−５に処理は進むことになる。

【００７１】６−５では、各音声入出力装置８−１〜８
−３からＤＭＡ転送要求ＤＲＱ１〜ＤＲＱ３がきている
か、ＨＤコントローラ１１からＤＭＡ転送要求ＤＲＥＱ
（ＤＲＱ４）がきているかを判断し、もし、いずれかか
ら要求が来ていると６−６に進み、ＤＭＡ可能信号ＤＭ
ＡＥＮＢを“１”（アクティブ）にし、ＤＭＡユニット
内のアドレスバスとデータバスをＤＭＡコントローラ１
０が専有するようにし、ＣＰＵ１からのアクセスを受け
付けなくする。

【００７２】続いて、複数の要求に際しては、チャンネ
ルＣＨ１〜ＣＨ４の順の優先順位に従って、チャンネル
を選択する（６−７）。例えば、図１０の例ではサンプ
リング直後にＴｒ２、Ｔｒ３の音声入出力装置８−２、
８−３からのデータ転送要求が同時になされるが、Ｔｒ
２の優先順位が高いので、先にＣＨ２のＤＭＡ転送を行
うことになる。また後の説明でも理解されるとおり、Ｃ
Ｈ４の優先順位が最下位なので、ハードディスク１２と
バッファ９−１〜９−３のうちの１つとのデータ転送を
行っているときに、いずれかの音声入出力装置８−１〜
８−３からデータ転送の要求がなされると、後者のデー
タ転送を先に優先的に行うようになる。

【００７３】続いて、選択したチャンネル（いま、例え
ばＣＨ２）のカレントアドレス（アドレスレジスタ１０
４のＣＨ２のカレントアドレスレジスタの内容）をアド
レスバスに出力する（６−８）。そして選択したチャン
ネル（いま、例えばＣＨ２）のコントロールレジスタ１
０５の内容を参照し、ＤＭＡ転送をいずれの方向へ行う
か決定し（６−９）、もしバッファ９−１〜９−３から
他の要素（Ｉ／Ｏ）への転送なら６−１０から６−１１
へ進んで、バッファ９−１〜９−３のうちの選択してい
るバッファに対しリード信号ＲＤを与え、逆に他の要素
（Ｉ／Ｏ）からバッファ９−１〜９−３への転送ならば
６−１２に進み、当該バッファに対してライト信号ＷＲ
を与える。

【００７４】しかる後、回答信号ＤＡＫをアクティブに
する（６−１３）。その結果、いまの場合、Ｔｒ２の音
声入出力装置８−２は、５−７、５−８（図５）の処理
によって、サンプリングした音声データを、データバス
に送出し、バッファ９−２のカレントアドレスのエリア
に、ＤＭＡコントローラ１０が書込むことになる（図９
参照）。

【００７５】６−１４では、データ転送が終了したので
、上記リード信号ＲＤ又はライト信号ＷＲ、回答信号Ｄ
ＡＫをインアクティブにし、６−１５で、当該チャンネ
ル（いまＣＨ２）のカレントアドレス（図２のアドレス
レジスタ１０４内）の内容を＋１する。この６−１５の
動作により、バッファ９−１〜９−３に対して新たなサ
ンプリング音声データが書込まれる都度、あるいは新た
に音声データが読出される都度アップカウントされるこ
とになる。そして、６−１５の処理の後、６−１へ戻る
。

【００７６】先程の状態（図１０参照）では、Ｔｒ２と
Ｔｒ３の音声入出力装置８−２、８−３よりデータ転送
要求がＤＭＡコントローラ１０に対してなされており、
これまでにＴｒ２についてのみデータ転送の実行をした
のであるから、続く６−５においてはＹＥＳの判断がな
される。以下Ｔｒ３に関して、音声入出力装置８−３か
らバッファ９−３の方向へのデータ転送が、６−７〜６
−１０、６−１２〜６−１５を実行することにより上記
した場合と同様にしてなされる。

【００７７】このようなデータ転送が完了すると６−５
から６−１６に進み、ＤＭＡ可能信号を“０”（インア
クティブ）にして、ＤＭＡユニット内のデータバス、ア
ドレスバスをＤＭＡコントローラ１０が専有するのを中
止し、ＣＰＵ１からのアクセスを受付けられるようにす
る。

【００７８】以上Ｔｒ２、Ｔｒ３に関し、音声入出力装
置８−２、８−３から夫々対応するバッファ９−２、９
−３へのデータ転送について説明したが、Ｔｒ１につい
ては、逆に、バッファ９−１から音声入出力装置８−１
へのデータ転送がＤＭＡコントローラ１０によってなさ
れる。

【００７９】図１０に示してあるとおり、サンプリング
時間ｔとｔ＋１の中間で、Ｔｒ１に対応する音声入出力
装置８−１は、ＤＭＡコントローラ１０に要求信号ＤＲ
Ｑを出力する（図５、５−１０）。

【００８０】これに応答し、ＤＭＡコントローラ１０は
、上記した場合と同様に６−５〜６−７を実行し、６−
８において、バッファ９−１の読み出すべきアドレスを
示すアドレスデータをアドレスバスを介して与える。 ６−９、６−１０の実行により、６−１１に進み、今回
はバッファ９−１に対し読み出し信号ＲＤを与え、６−
１３で回答信号ＤＡＫを“１”とする。

【００８１】その結果、バッファ９−１の指定アドレス
のデジタル音声データは、データバスを介して、Ｔｒ１
の音声入出力装置８−１へ転送され取込まれることにな
る。しかる後、６−１４、６−１５の処理を経て６−１
へ戻る。

【００８２】また、ＤＭＡコントローラ１０は、ハード
ディスク１２とバッファ９−１〜９−３との間のデータ
転送も行う。この場合は、チャンネルＣＨ４のアドレス
レジスタ１０４、コントロールレジスタ１０５が使用さ
れる。この動作は、ＣＰＵ１のインタラプトルーチン（
図４）の実行によって、ＤＭＡコントローラ１０に対す
る設定／制御動作４−１〜４−４、ＨＤコントローラ１
１に対するプログラミング動作４−５、４−６の後、実
行される。

【００８３】このＤＭＡコントローラ１０に対するＣＰ
Ｕ１の設定／制御動作４−１〜４−４に対応して、ＤＭ
Ａコントローラ１０は、６−３、６−４の処理を行なう
。即ち、ＣＰＵ１は今回チャンネルＣＨ４によってデー
タ転送するトラックを決定し、そのトラックに対応する
バッファのスタートアドレス（つまり前回当該バッファ
とハードディスク１２とのデータ転送を行ったブロック
データの次のアドレス）をＣＨ４のスタートアドレスレ
ジスタ（図２のアドレスレジスタ１０４内）にセットし
、このトラックについての今回のデータ転送数をスター
トアドレスとカレントアドレス（前回データ転送をハー
ドディスク１２との間で行った後に歩進したアドレス）
との差からＣＰＵ１は得るとともに、このトラックにつ
いてのカレントアドレスをスタートアドレスにコピーす
る。

【００８４】ＣＰＵ１は、動作中のトラックに対応する
バッファ９−１〜９−３とハードディスク１２との間の
データ転送を各トラック毎に順番に行うようになり、各
トラック毎に、前回のデータ転送（ブロック転送）に続
くデータ転送を行うようになる。図９の例では、例えば
Ｔｒ１については、ハードディスク１２から、図示のス
タートアドレス（ＣＨ１）とカレントアドレス（ＣＨ１
）の間の空白部分（斜線を施していない部分）に対応す
るデータ量の転送を行うようになる（他のトラックにつ
いてもデータ転送の方向は逆であるが、同様の制御によ
ることは明らかである）。なお、プレイモードのバッフ
ァ（９−１が該当）では空白部分がすでに音声出力され
たデータ部分に対応し、レコードモードのバッファ（９
−２、９−３が該当）では斜線部分が音声入力されたデ
ータ部分に対応する。

【００８５】そして、ＣＰＵ１は、４−５、４−６によ
ってＨＤコントローラ１１に対しプログラミングを行っ
た上で、実際の転送要求をＨＤコントローラ１１から発
生させて、ＤＭＡ転送を開始させる。

【００８６】ＤＭＡコントローラ１０では、６−５にお
いて、ＨＤコントローラ１１から転送要求があることを
検知すると、上記と同様にして６−６〜６−９を実行し
た後、バッファ９−１〜９−３からハードディスク１２
方向へのデータ転送の要求か、ハードディスク１２から
バッファ９−１〜９−３方向へのデータ転送の要求か６
−１０において判断し、前者ならば６−１１へ、後者な
らば６−１２へ進んだ後、６−１３〜６−１５の各処理
を実行する。このとき、１回の転送操作で、例えば１サ
ンプル分のデジタル音声データの転送がなされるので、
この動作６−５〜６−１５を複数回繰り返し実行して、
ブロック転送がなされる。このハードディスク１２とバ
ッファ９−１〜９−３とのデータ転送については、ＨＤ
コントローラ１１の動作も大きく関連するので、後に更
に説明する。

【００８７】そして、ＤＭＡ転送が完了すると、要求信
号ＤＲＱ１〜４が到来しなくなり、６−５から６−１６
へ進みＤＭＡ可能信号ＤＭＡＥＮＢを“０”（インアク
ティブ）とする。

【００８８】＜ＨＤコントローラ１１の動作＞次に、図
７を参照してＨＤコントローラ１１の動作を説明する。 このＨＤコントローラ１１は、ハードロジックによって
も、マイクロプログラム制御によってもよく、いずれに
しても図７の動作フローを機能実現する。

【００８９】まず、ＣＰＵ１から指定信号ＣＳが与えら
れているか判断する（７−１）。これは、ＣＰＵ１のイ
ンタラプトルーチン（図４の４−５、４−６）にて与え
られる。ＮＯの場合は元に戻るが、ＹＥＳの場合は７−
２に進み、ＣＰＵ１からリード信号ＲＤが与えられてい
るか、ライト信号ＷＲが与えられているか判断し、リー
ド時には７−３でＨＤコントローラ１１内部の指定デー
タ（アドレスレジスタの内容等）をデータバスを介して
ＣＰＵ１へ出力する。

【００９０】また、ライト信号ＷＲが与えられていると
きは７−２から７−４に進み、今回ＤＭＡコントローラ
１０のチャンネルＣＨ４にてＤＭＡ転送するバッファと
ハードディスク１２とのデータ転送方向を設定し、７−
５にて、アクセスするハードディスク１２のアクセスポ
イントを設定する。これは、ＣＰＵ１がＲＡＭ３から得
ている当該トラックのアクセスポインタによる（図４、
４−５）。

【００９１】続いて７−６において、転送データ数（デ
ジタル音声データ数）をＨＤコントローラ１１の内部カ
ウンタに設定する。この転送データ数は、ＣＰＵ１のイ
ンタラプトルーチンのなかの４−６にて得ている。

【００９２】このように、７−４〜７−６を実行するこ
とによってＣＰＵ１の制御のもとでＨＤコントローラ１
１はプログラムされ、その後ＨＤコントローラ１１はＤ
ＭＡコントローラ１０に対しデータ転送の要求をする（
７−７）。このことからも理解されるとおり、ＣＰＵ１
は、ＨＤコントローラ１１からインタラプト信号ＩＮＴ
を受けると、次のトラックに対応する（つまり、いまＴ
ｒ１〜Ｔｒ３は全て動作中とすると、Ｔｒ１、Ｔｒ２、
Ｔｒ３、Ｔｒ１、……の順で）ＤＭＡ転送の設定、制御
をＤＭＡコントローラ１０に対し実行し、ＨＤコントロ
ーラ１１をプログラムする。その後、ＣＰＵ１はＨＤコ
ントローラ１１とＤＭＡコントローラ１０とから離れて
、相互のインタラクションで実際のＤＭＡ転送を実行さ
せる。

【００９３】ＨＤコントローラ１１は、７−７の次に７
−８へ進み、ＤＭＡコントローラ１０から回答信号ＤＡ
ＣＫ（ＤＡＫ４）を受けとる（図６、６−１３参照）ま
で７−８を繰り返す。

【００９４】７−８の判断がＹＥＳとなると７−９に進
み、ＤＭＡコントローラ１０のＣＨ４の動作によって、
１サンプルのデジタル音声データの転送が行われ、７−
６にて設定した転送カウンタを１だけダウンカウントす
る（７−１０）。続く７−１１において、予め設定して
いた転送データ数分のデータ転送が完了したか上記転送
カウンタの内容に従ってジャッジし、ＮＯならば再び７
−８へ戻る。従って、ＤＭＡコントローラ１０において
は、ＨＤコントローラ１１から設定したデータ数の転送
（ブロック転送）が終了するまで、転送要求ＤＲＱ４を
続けて受けとることになり、この転送要求に従って６−
５〜６−１５の処理（図６）を実行し、それに応答する
形でＨＤコントローラ１１側では７−８〜７−１１の処
理を実行する。

【００９５】そして、転送終了が７−１１にて判断され
ると、７−１２に進み、ＨＤコントローラ１１からＤＭ
Ａコントローラ１０に対してのデータ転送の要求ＤＲＥ
Ｑ（ＤＲＱ４）を“０”（インアクティブ）とする。そ
して、次のトラックに関してハードディスク１２とバッ
ファ９−１〜９−３のいずれかとのデータ転送を行わせ
るために、ＨＤコントローラ１１はＣＰＵ１へインタラ
プト信号ＩＮＴを与える（７−１３）。これに応答して
、ＣＰＵ１はインタラプトルーチン（図４）を実行する
ことは上述したとおりである。

【００９６】＜ハードディスク１２とバッファ９−１〜
９−３との間のデータ転送動作＞以上までの説明で、ハ
ードディスク１２とバッファ９−１〜９−３との間のデ
ータ転送についても理解されるところとなったが、図９
と図１１とを参照して、ＤＭＡコントローラ１０に対し
てＤＭＡ要求が如何になされ、それに対してＤＭＡコン
トローラ１０が時分割で如何に対応しているかを以下に
説明する。

【００９７】既に述べたとおり、図９に示す設定状態に
あっては、Ｔｒ１についてはプレイ状態、Ｔｒ２、Ｔｒ
３についてはレコード状態となっていて、夫々の音声入
出力装置８−１〜８−３から毎サンプリングタイム（図
１１のｆｓ）にバッファ９−１〜９−３とのデータ転送
要求がＤＭＡコントローラ１０になされる。

【００９８】これは、ＣＰＵ１がＨＤコントローラ１１
をプログラミングしている間（図４の４−５、４−６、
図７の７−４〜７−７）も生じる。ＤＭＡコントローラ
１０は、音声入出力装置８−１〜８−３からのデータ転
送要求があると、上述したようにＤＭＡ可能信号ＤＭＡ
ＥＮＢを出力し（図６の６−６）、ＣＰＵ１によるＨＤ
コントローラ１１のプログラミングを中断（ＷＡＩＴ）
して、各チャンネルＣＨ１〜ＣＨ３によるＤＭＡ転送の
完了後に、それを再開させる（図１１参照）。

【００９９】また、ＣＨ４によるＤＭＡ転送により、ハ
ードディスク１２とバッファ９−１〜９−３との間のデ
ータ転送が順次行われているときも、上記各音声入出力
装置８−１〜８−３から各サンプリングタイム毎（図１
１のｆｓ）にデータ転送要求がなされる。

【０１００】このとき、ＤＭＡコントローラ１０では、
図６の６−７の判断により優先度の高いチャンネル（Ｃ
Ｈ１〜ＣＨ３）のデータ転送を行うようになる。この間
は、ＤＭＡコントローラ１０へＨＤコントローラ１１か
らデータ転送要求ＤＲＱ４が出力し続けている（図７、
７−７参照）ものの、ＤＭＡコントローラ１０から回答
信号ＤＡＫ４が戻ってこないので、次のデータ転送を待
機している（７−８を繰り返している）ことになる。

【０１０１】従って、マクロ的には、ＤＭＡコントロー
ラ１０は図１１に示されたとおり、Ｔｒ１、Ｔｒ２、Ｔ
ｒ３のハードディスク１２とバッファ９−１〜９−３と
の間のＤＭＡ転送（ブロック転送）を繰り返すことにな
るが、ミクロ的には、ＨＤコントローラ１１に対するプ
ログラミング中も実際のＤＭＡ転送中（ＣＨ４による）
も、あるいは休止（アイドル）中も、サンプリングタイ
ミング毎に、バッファ９−１〜９−３と音声入出力装置
８−１〜８−３との間のＤＭＡ転送（シングル転送）を
、ＣＨ１〜ＣＨ３の各チャンネルによって実行すること
になり、サンプリングタイミング毎のＡ／Ｄ変換、Ｄ／
Ａ変換に十分速度的にも対処できるようになっている。

【０１０２】＜余裕度の表示＞次に図８のフローチャー
トを参照して余裕度の表示について説明する。このイン
ターラプトルーチンは、レコード、プレイあるいはエデ
ィットの際に数十ｍｓ乃至数百ｍｓの割合でタイマ割り
込みとされる。ＣＰＵ１は、８−１においてＤＭＡコン
トローラ１０のアドレスレジスタ１０４からバッファ９
−１乃至９−３のスタートアドレスとカレントアドレス
を読み取る。次に、８−２において読み取ったスタート
アドレスとカレントアドレスからバッファ９−１乃至９
−３の余裕度（有効容量）を演算する。この余裕度は、
再生動作を行っているバッファにおいてはバッファの総
容量に対する未発音量（既に書き込まれてはいるが、ま
だ読み出されていないデータ量）で表わすことが出来る
。また、記録動作を行っているバッファにおいては、バ
ッファの総容量に対する未録音量（まだデータが書き込
まれていない領域の容量）で表すことが出来る。いずれ
の場合においてもこの余裕度は、カレントアドレスをＣ
、スタートアドレスをＳ、バッファの総容量をＮとする
場合、カレントアドレスがスタートアドレスより大きい
時、 （Ｎ−（Ｃ−Ｓ））／Ｎ で表わされ、スタートアドレスがカレントアドレスより
大きい時、 （Ｓ−Ｃ）／Ｎ で表すことが出来る。この様にして余裕度が求められる
とＣＰＵ１は、８−３において、その余裕度を表示装置
５に表示させる。

【０１０３】図１２（ａ）は、その表示の例を示してい
る。この例においては、バッファ９−１乃至９−３（ト
ラックＴｒ１乃至Ｔｒ３）ごとに余裕度が棒グラフとし
てリアルタイムベースで表わされるようになっている。 棒グラフの棒状部分が短い程、余裕度が少ないことを表
し、長い程、余裕度が大きいことを表している。この余
裕度は、図１２（ｂ）に示すように、ハードディスク１
２からデータが書き込まれた時、あるいはハードディス
ク１２にデータを転送した時、最大となり、以下、時間
の経過と共に順次低下して行く。そして、再びハードデ
ィスク１２との間でデータの転送が行われると再び余裕
度が大きくなる。この様な動作が繰り返されることにな
る。

【０１０４】図８に戻って、８−３においてこの様な表
示が行なわれた後、８−４に進み、その時刻における余
裕度のデータをＲＡＭ３に記憶させ、動作後のために保
存する。従って、この余裕度のデータを、音声データの
編集のやり直しなどの参考とすることができる。

【０１０５】このように、バッファへの負荷は、編集操
作後の再生動作において変動するものであるが、編集し
たデータを再生しつつ録音する場合などにおいては、再
生バッファへの負荷のかかり方で、録音用バッファへの
負荷も変化するなど、ＤＭＡ転送動作全体が各バッファ
に変動を与えるので、録音動作のバッファ状態もリアル
タイムで表示することが出来る。

【０１０６】尚、余裕度の表示に際し、再生された音声
を実際に出力することも可能であるが、音声はミュート
し、余裕度のチェックだけを行うことが出来る様にして
も良い。また、図１２（ａ）においては、バッファの余
裕度を棒グラフにより表すようにしたが、例えばバッフ
ァの余裕度が予め設定した所定の閾値より低下した時、
対応するＬＥＤを点灯させるようにすることも出来る。 更に、外部記憶装置としてはハードディスクのほか、光
磁気ディスク等別のメディアを用いてもよい。

【０１０７】

【発明の効果】以上のごとく本発明のデジタルレコーダ
によれば、編集作業によって生じる一時記憶手段におけ
る記憶状況つまり一時記憶手段への負荷、言い換えると
余裕度を表示手段に表示するようにしたので、外部記録
手段のアクセスの頻発により一時記憶手段でオーバーヘ
ッドを吸収することが出来ないような編集をユーザーに
通知し、編集の断念、変更、外部記憶手段内のデータの
再配置などを促して、誤動作を行うことを防止すること
が出来る。

【図面の簡単な説明】

【図１】本発明のデジタルレコーダの一実施例の構成を
示すブロック図である。

【図２】図１におけるＤＭＡコントローラの一実施例の
構成を示すブロック図である。

【図３】図１の動作を説明するフローチャートである。

【図４】図１の動作を説明するフローチャートである。

【図５】図１の動作を説明するフローチャートである。

【図６】図１の動作を説明するフローチャートである。

【図７】図１の動作を説明するフローチャートである。

【図８】図１の動作を説明するフローチャートである。

【図９】図１の実施例の全体的な動作を示す概念図であ
る。

【図１０】各トラック毎のＤ／Ａ、Ａ／Ｄ変換動作とＤ
ＭＡ転送を示すタイムチャートである。

【図１１】ハードディスク装置とバッファとの間のＤＭ
Ａ転送の状態を示すタイムチャートである。

【図１２】余裕度を説明する図である。

【符号の説明】

１　　ＣＰＵ ２　　ＲＯＭ ３　　ＲＡＭ ８−１乃至８−３　　音声入出力装置 ９−１乃至９−３　　バッファ １０　　ＤＭＡコントローラ １１　　ＨＤコントローラ １２　　ハードディスク

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　デジタル信号が記録される外部記録手
   段と、前記外部記録手段より再生されたデジタル信号を
   一時的に記憶する一時記憶手段と、前記一時記憶手段よ
   り読み出されたデジタル信号をＤ／Ａ変換して外部出力
   するＤ／Ａ変換手段と、前記一時記憶手段の記憶状況を
   表示することにより前記外部記憶手段から読み出すデジ
   タル信号に対する編集の余裕度を示す表示手段とを備え
   ることを特徴とするデジタルレコーダ。