JPH0423295A - メモリ制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリ制御システムに関し、特にメモリに対し
、所定周期毎にリフレッシュ動作を行うメモリ制御シス
テムに関する。

従来技術 一般に、Ｄ　ＲＡ　Ｍ　（Ｄｙｎａｓｔｉｃ　ＲＡＭ　
）等のメモリを含む回路においては、１ビツトエラー訂
正、２ビツトエラー検出の機能を有する回路（Ｅｒｒｏ
ｒ　Ｃｈｅｃｋｌｎｇ　＆　Ｃｏｒｒｅｃｔｉｏｎ　、
以下ＩＥＣＣと略す）が設けられている。そして、メモ
リからデータを読出す際、その読出しサイクルにおいて
１ビツトエラが発生すると、そのデータをＥＣＣによっ
て訂正し、その訂正後のデータを同じアドレスに書込む
動作（以下、再書込み動作と略す）を行っている。これ
により、メモリから読出されるデータの信頼性を高める
ことができるのである。

しかし、上述した従来の再書込み動作方式では、読出し
時に１ビツトエラーが発生した時にのみその番地だけに
しか再書込みが行われないため、ソフトエラーにより１
ビツトエラーが発生していてもその番地を読出さない限
り、その１ビツトエラーを検出できないという欠点があ
った。また、再書込みも行われず、アクセス頻度の低い
番地においては、１ビツトエラーが発生しているにもが
かわらず再書込みが行われないために、ついには２ビツ
トエラーとなった後に読出され、訂正不能になるという
欠点があった。

発明の目的 本発明は上述した従来の欠点を解決するためになされた
ものであり、その目的はメモリから読出されるデー・夕
の信頼性をより高めることができるメモリ制御システム
を提供することである。

発明の構成 本発明によるメモリ制御システムは、メモリに対し、所
定周期毎にリフレッシュ動作を行うメモリ制御システム
であって、前記メモリの全アドレスに対して読出しを行
う読出手段と、この読出されたデータの訂正を行う訂正
手段と、この訂正後のデータを再び同一アドレスに書込
む書込み手段とを有し、前記読出手段及び前記訂正手段
更には前記書込み手段によるデータの読出し及び訂正更
には再書込み動作と前記リフレッシュ動作とを交互に行
うようにしたことを特徴とする。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明によるメモリ制御システムの構成を示す
ブロック図である。図において、メモリ８０が制御の対
象となるＤＲＡＭである。このメモリ８０の書込み及び
読出しの制御をするためにメモリ制御回路６０が設けら
れており、その制御の下でアドレスはアドレスセレクタ
２０の出力によって指定される。

また、メモリ８０から読出されたデータを訂正し、その
訂正後のデータをデータバス９０に送出するため、すな
わちＥＣＣを実現するためにＥＣＣ’ＬＳ１７０が設け
られている。さらに、このＥＣＣＬＳＩ７０を制御する
ためにＥＣＣ制御回路５０が設けられており、この回路
５０と上述のメモリ制御回路６０との調停を行うために
設けられているものがメモリアクセス調停回路４０であ
る。

メモリアクセス調停回路４０には、ＣＰＵ等からのアク
セス信号４１が入力されており、これに応じてメモリ８
０に対する書込み及び読出しが行われることとなる。

ここで、メモリ８０はＤＲＡＭであり、その記憶データ
を保持するためには周知のリフレッシュ動作を行わなけ
ればならない。そのリフレッシュの方式は、数種類存在
するが、いずれも所定周期毎にアドレスを指定して同一
アドレスにデータを書き戻すものである。

本実施例は、その所定周期毎に行われるリフレッシュ動
作の一回おきに、そのリフレッシュ動作の代わりに再書
込み動作を行う構成となっている。

つまり、リフレッシュ動作と再書込み動作とが交互に行
われることになる。

そのリフレッシュ動作及び再書込み動作の際に指定する
アドレスを生成する機能を有するものが、図中のリフレ
ッシュ／再書込みアドレス生成回路１０である。このア
ドレス生成回路１０においては、リフレッシュアドレス
生成カウンタ１の出力をリフレッシュ動作時のアドレス
として出力し、再書込みロウアドレス生成カウンタ２及
び再書込みカラムアドレス生成カウンタ３の両出力を再
書込み動作時のアドレスとして出力するよう動作が行わ
れる。

また、リフレッシュサイクルにおいては、リフレッシュ
／再書込み制御回路３０にリフレッシュ周期信号４が入
力され、再書込みサイクルにおいては、さらに再書込み
サイクル信号５が制御回路３０に入力される。よって、
このリフレッシュ／再書込み制御回路３０の出力がメモ
リアクセス調停回路４０に入力されることにより、リフ
レッシュサイクル及び再書込みサイクルにおいてはＣＰ
Ｕからのアクセスは抑止されることになる。

さらにまた、インバータ６並びにバッファ７及び８があ
るため、カウンタ１及び２の出力は択一的にアドレスセ
レクタに人力されることとなる。

かかる構成において、再書込みサイクル信号５が無効の
とき、メモリリフレッシュサイクル時のロウアドレスは
リフレッシュアドレス生成カウンタ１の出力となり、ロ
ウアドレスの示すメモリセルがリフレッシュされる。こ
の場合、周知のＲＡＳオンリリフレッシュが行われる。

そして、リフレッシュアドレスがオーバフローを起した
とき、すなわち再書込みサイクル信号５が有効となった
とき、ロウアドレスは再書込みロウアドレス生成カウン
タ２の出力となり、カラムアドレスは、再書込みカラム
アドレス生成カウンタ３の出力となって、メモリリフレ
ッシュ動作をする代わりに、再書込みが行われる。そし
て、さらに再書込みサイクル信号５が無効となった時点
からメモリリフレッシュが行われることになる。

この場合、リフレッシュアドレスが９ビツトであるため
、５１２サイクルのメモリリフレッシュと、５１２サイ
クルの再書込みとが交互に行われることとなる。また、
再書込みアドレスは、ロウ、カラムそれぞれ１０ビツト
であるため、２２°サイクルで、全メモリセルに対して
再書込みが行われることとなる。

一方、第２図には他の実施例が示されている。

本例では、再書込みサイクル信号をリフレッシュアドレ
ス生成カウンタ１の出力のうちの最下位ビットとしてい
る。こうすることにより、リフレッシュアドレス生成カ
ウンタ１の出力が偶数のときメモリリフレッシュ、奇数
のとき再書込みが行われる。すなわち、メモリリフレッ
シュと、再書込みとが１サイクルごと交互に行われるこ
ととなる。

なお、この第２図中の他の部分の構成は第１図と同様で
ある。

また、上述の２つの実施例において、リフレッシュ動作
時にはロウアドレスのみを指定しているため、占有時間
は短く、ロウ及びカラムを指定する再書込み動作は占有
時間が長い。よって、占有時間を問題としないのであれ
ば、交互に行わず、再書込み動作のみを一定周期で行っ
ても良い。こうすれば、信頼性がさらに向上するのであ
る。なお、ＤＲＡＭに限らず、ＳＲＡＭ等に対して再書
込み動作を周期的に行えば信頼性が向上することは明ら
かである。

発明の詳細 な説明したように本発明は、ＥＣＣ付きメモリ回路に、
再書込みアドレス生成回路を付加し、メモリリフレッシ
ュサイクルにおいて、メモリリフレッシュ動作と、再書
込み動作とを交互に行うような機能を設けることにより
、一定の周期で全メモリセルがリフレッシュされること
はもちろん全メモリセルに対して再書込みを行うため、
ソフトエラーによる１ビツトエラーが発生してもその番
地が読出される前に訂正される確率が高くなり、またア
クセス開度の低い番地の２ビツトエラーとなる確率も低
減でき、メモリの信頼性が高くなるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるメモリ制御システムの構
成を示すブロック図、第２図は本発明の他の実施例によ
るメモリ制御システムの構成を示すブロック図である。 主要部分の符号の説明 １・・・・・・リフレッシュアドレス生成カウンタ２・
・・・・再書込みロウアドレス生成カウンタ３・・・・
・・再書込みカラムアドレス生成カウンタ２０・・・・
・・アドレスセレクタ ７０・・・・・・ＥＣＣＬＳＩ ８０・・・・・・メモリ

Claims (1)

【特許請求の範囲】
1. （１）メモリに対し、所定周期毎にリフレッシュ動作を
   行うメモリ制御システムであって、前記メモリの全アド
   レスに対して読出しを行う読出手段と、この読出された
   データの訂正を行う訂正手段と、この訂正後のデータを
   再び同一アドレスに書込む書込み手段とを有し、前記読
   出手段及び前記訂正手段更には前記書込み手段によるデ
   ータの読出し及び訂正更には再書込み動作と前記リフレ
   ッシュ動作とを交互に行うようにしたことを特徴とする
   メモリ制御システム。