JPH04233046A - メモリモジュール用のアドレスをイネーブルする方法及びその装置 - Google Patents
メモリモジュール用のアドレスをイネーブルする方法及びその装置Info
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- JPH04233046A JPH04233046A JP3147600A JP14760091A JPH04233046A JP H04233046 A JPH04233046 A JP H04233046A JP 3147600 A JP3147600 A JP 3147600A JP 14760091 A JP14760091 A JP 14760091A JP H04233046 A JPH04233046 A JP H04233046A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はメモリシステムに関する
ものであり、特に、メモリモジュールとそれに関連する
アドレスバッファとを含むメモリシステムに関するもの
である。
ものであり、特に、メモリモジュールとそれに関連する
アドレスバッファとを含むメモリシステムに関するもの
である。
【０００２】
【従来の技術】ディジタルデータ処理システムは一般に
中央処理装置（ＣＰＵ）と、主メモリと少なくとも１台
の入出力装置とから成る。入出力装置には例えばカード
リーダ、磁気テープリーダ、磁気ディスク、プリンタな
どがあり、これらは入出力コントローラ（ＩＯＣ）を介
して前記ＣＰＵや主メモリとインタフェイスがとられて
いる。代表的なデータ処理システムでは、システムで用
いられる主メモリの容量は通常概ね最低から最大まで変
えられるようになっている。データ処理システムのユー
ザが各システムに実際に組込むメモリの容量を決定する
。主メモリの容量を増やす必要があるときには、通常メ
モリユニットを追加する形で、システムに加えることが
できる。コンピュータシステムに組込む主メモリの容量
は通常、実行するコンピュータプログラムの大きさと数
、処理するデータ量およびデータを処理しなければなら
ない速度の関数である。したがって、代表的なデータ処
理システムでは、特定のシステムに実際に組込まれる主
メモリの容量は可能な最大容量より少ない。
中央処理装置（ＣＰＵ）と、主メモリと少なくとも１台
の入出力装置とから成る。入出力装置には例えばカード
リーダ、磁気テープリーダ、磁気ディスク、プリンタな
どがあり、これらは入出力コントローラ（ＩＯＣ）を介
して前記ＣＰＵや主メモリとインタフェイスがとられて
いる。代表的なデータ処理システムでは、システムで用
いられる主メモリの容量は通常概ね最低から最大まで変
えられるようになっている。データ処理システムのユー
ザが各システムに実際に組込むメモリの容量を決定する
。主メモリの容量を増やす必要があるときには、通常メ
モリユニットを追加する形で、システムに加えることが
できる。コンピュータシステムに組込む主メモリの容量
は通常、実行するコンピュータプログラムの大きさと数
、処理するデータ量およびデータを処理しなければなら
ない速度の関数である。したがって、代表的なデータ処
理システムでは、特定のシステムに実際に組込まれる主
メモリの容量は可能な最大容量より少ない。
【０００３】通常、コンピュータ内の主メモリはダイナ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）チップ
から構成されている。その名前が示すように、ＤＲＡＭ
チップはメモリに記憶されている任意のデータワードを
多くの周辺とは独立に読み出してＣＰＵに提供すること
ができる。このことが確実に行われるのは、ＤＲＡＭチ
ップがデータの個々のビットを多数の行列の形に組まれ
たセルの中に記憶しており、各データビットにはそれぞ
れ唯一のアドレスが与えられているからである。ＣＰＵ
によりアクセスされるＤＲＡＭチップ内の特定の行列の
セルを指示する信号をメモリコントローラから受信する
のに、アドレスバッファが用いられる。アドレスバッフ
ァは、実際に、前記チップのセルにデータを記憶し検索
するために必要な信号を前記メモリチップに与える。
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）チップ
から構成されている。その名前が示すように、ＤＲＡＭ
チップはメモリに記憶されている任意のデータワードを
多くの周辺とは独立に読み出してＣＰＵに提供すること
ができる。このことが確実に行われるのは、ＤＲＡＭチ
ップがデータの個々のビットを多数の行列の形に組まれ
たセルの中に記憶しており、各データビットにはそれぞ
れ唯一のアドレスが与えられているからである。ＣＰＵ
によりアクセスされるＤＲＡＭチップ内の特定の行列の
セルを指示する信号をメモリコントローラから受信する
のに、アドレスバッファが用いられる。アドレスバッフ
ァは、実際に、前記チップのセルにデータを記憶し検索
するために必要な信号を前記メモリチップに与える。
【０００４】１９８３年頃、ワングラボラトリー社（Ｗ
ａｎｇ Ｌａｂｏｒａｔｏｒｉｅｓ）はコンピュータ
メモリのコストと空間が著しく少なくてすむＤＲＡＭの
実装方法を開発したと発表した。開発されたものは９個
の別々の６４ｋ ＲＡＭチップを０．７５×３インチ
（１９．０５×７６．２ｍｍ）の空間の中に集積化した
シングル・インライン・メモリモジュール、すなわちＳ
ＩＭＭであった。ＳＩＭＭは、本質的には小さい印刷回
路基板上にメモリチップアレイを搭載したもので、印刷
回路基板の片面または両面に実装されたプラスチックリ
ードチップキャリア面にメモリチップアレイが組込まれ
ている。ＳＩＭＭは発展して今や９個の１メガビットＤ
ＲＡＭ、または９個の２５６キロビットＤＲＡＭを有す
るようになった。ＳＩＭＭは一般にシステムに追加する
のが容易なように、コネクタソケットに挿入するように
なっており、ＳＩＭＭを印刷回路基板に直接ハンダ付け
する難しさと危険性が回避されている。
ａｎｇ Ｌａｂｏｒａｔｏｒｉｅｓ）はコンピュータ
メモリのコストと空間が著しく少なくてすむＤＲＡＭの
実装方法を開発したと発表した。開発されたものは９個
の別々の６４ｋ ＲＡＭチップを０．７５×３インチ
（１９．０５×７６．２ｍｍ）の空間の中に集積化した
シングル・インライン・メモリモジュール、すなわちＳ
ＩＭＭであった。ＳＩＭＭは、本質的には小さい印刷回
路基板上にメモリチップアレイを搭載したもので、印刷
回路基板の片面または両面に実装されたプラスチックリ
ードチップキャリア面にメモリチップアレイが組込まれ
ている。ＳＩＭＭは発展して今や９個の１メガビットＤ
ＲＡＭ、または９個の２５６キロビットＤＲＡＭを有す
るようになった。ＳＩＭＭは一般にシステムに追加する
のが容易なように、コネクタソケットに挿入するように
なっており、ＳＩＭＭを印刷回路基板に直接ハンダ付け
する難しさと危険性が回避されている。
【０００５】本発明のシステムと方法により解決される
ある種の問題の根本的な理由として認識すべきことは、
コンピュータ技術では、各システムの小型化と効率化を
最適にするために、要素の数を最小限に保つが、各要素
に拡張可能性を持たせて使うという努力がなされている
、という点である。コンピュータメモリの実装に関して
いえば、各ＤＲＡＭ ＳＩＭＭがそれ自身に個別に関
連したアドレスバッファを有するが、しばしば１個のア
ドレスバッファで２個のＤＲＡＭ ＳＩＭＭを駆動す
る方式が採用されている。コンピュータシステムはしば
しば二対以上のＤＲＡＭ ＳＩＭＭを含むから、ソケ
ットに対を成したＤＲＡＭ ＳＩＭＭを多数装着し、
各ＳＩＭＭ対には１個のアドレスバッファを関連させる
のが普通である。
ある種の問題の根本的な理由として認識すべきことは、
コンピュータ技術では、各システムの小型化と効率化を
最適にするために、要素の数を最小限に保つが、各要素
に拡張可能性を持たせて使うという努力がなされている
、という点である。コンピュータメモリの実装に関して
いえば、各ＤＲＡＭ ＳＩＭＭがそれ自身に個別に関
連したアドレスバッファを有するが、しばしば１個のア
ドレスバッファで２個のＤＲＡＭ ＳＩＭＭを駆動す
る方式が採用されている。コンピュータシステムはしば
しば二対以上のＤＲＡＭ ＳＩＭＭを含むから、ソケ
ットに対を成したＤＲＡＭ ＳＩＭＭを多数装着し、
各ＳＩＭＭ対には１個のアドレスバッファを関連させる
のが普通である。
【０００６】前述のように、コンピュータメモリは一般
にシステムに組込み可能な最大のメモリ容量より少ない
ように構成される。このようなシステムを最も効率よく
構築するには、アドレスバッファと、メモリモジュール
を搭載するＳＩＭＭソケットとを最初に完全に装備する
ことであるが、メモリモジュールの数は使用者が当初の
システムで必要とする数だけ実装すればよい。したがっ
て、この新しいシステムではＳＩＭＭソケットのすべて
にメモリモジュールが実装されているわけではないとい
うことになろう。必要に応じて後でメモリを追加するの
はすばやくかつ簡単にできる。すなわち、新しく追加さ
れるメモリにアクセスするためのアドレスバッファはシ
ステム内に既に実装されているので、メモリモジュール
、例えばＳＩＭＭ、を空のソケットに差し込みさえすれ
ばよい。
にシステムに組込み可能な最大のメモリ容量より少ない
ように構成される。このようなシステムを最も効率よく
構築するには、アドレスバッファと、メモリモジュール
を搭載するＳＩＭＭソケットとを最初に完全に装備する
ことであるが、メモリモジュールの数は使用者が当初の
システムで必要とする数だけ実装すればよい。したがっ
て、この新しいシステムではＳＩＭＭソケットのすべて
にメモリモジュールが実装されているわけではないとい
うことになろう。必要に応じて後でメモリを追加するの
はすばやくかつ簡単にできる。すなわち、新しく追加さ
れるメモリにアクセスするためのアドレスバッファはシ
ステム内に既に実装されているので、メモリモジュール
、例えばＳＩＭＭ、を空のソケットに差し込みさえすれ
ばよい。
【０００７】
【発明が解決しようとする課題】前述のようにシステム
を組むのは効率が良いとともに好ましい特性を有する設
計法であるが、いくつかの欠陥と欠点があった。例えば
、ソケットに新しく実装されたメモリモジュールをアド
レスバッファが直ちに駆動できるようにするには、アド
レスバッファを常にイネーブルの状態にしておかなけれ
ばならない。すべてのＳＩＭＭソケットに対するアドレ
スバッファを常にイネーブルにしておけば、ＤＲＡＭ
ＳＩＭＭが実装されているときには例えばＤＲＡＭ
ＳＩＭＭ向けのアドレス線を駆動すること（すなわち
行列の情報をＤＲＡＭに供給すること）が保証されるが
、ＳＩＭＭが実装されてない場合でもアドレスバッファ
はアドレス線を駆動することになる。アドレスバッファ
から不必要な電圧出力信号が供給されるので、システム
内に余分な電流が流れると共に電気ノイズの原因ともな
る。余分な電流が流れると電力消費量が増すから望まし
くないし、また、アドレスバッファ信号の高速スイッチ
ングにより電磁干渉（ＥＭＩ）ノイズが発生してデータ
を誤らせることがあるから好ましくない。
を組むのは効率が良いとともに好ましい特性を有する設
計法であるが、いくつかの欠陥と欠点があった。例えば
、ソケットに新しく実装されたメモリモジュールをアド
レスバッファが直ちに駆動できるようにするには、アド
レスバッファを常にイネーブルの状態にしておかなけれ
ばならない。すべてのＳＩＭＭソケットに対するアドレ
スバッファを常にイネーブルにしておけば、ＤＲＡＭ
ＳＩＭＭが実装されているときには例えばＤＲＡＭ
ＳＩＭＭ向けのアドレス線を駆動すること（すなわち
行列の情報をＤＲＡＭに供給すること）が保証されるが
、ＳＩＭＭが実装されてない場合でもアドレスバッファ
はアドレス線を駆動することになる。アドレスバッファ
から不必要な電圧出力信号が供給されるので、システム
内に余分な電流が流れると共に電気ノイズの原因ともな
る。余分な電流が流れると電力消費量が増すから望まし
くないし、また、アドレスバッファ信号の高速スイッチ
ングにより電磁干渉（ＥＭＩ）ノイズが発生してデータ
を誤らせることがあるから好ましくない。
【０００８】これらの問題を解決するために提案された
他のシステムでは、手動のＤＩＰスイッチまたはジャン
パを用いてシステムメモリを構成することにより、アド
レスバッファのイネーブルを制御した。しかしユーザが
手動で正しくスイッチを切替えたりジャンパを設定した
りすることに頼るのは、複雑なコンピュータメモリシス
テムでは信頼できる解決法ではない。
他のシステムでは、手動のＤＩＰスイッチまたはジャン
パを用いてシステムメモリを構成することにより、アド
レスバッファのイネーブルを制御した。しかしユーザが
手動で正しくスイッチを切替えたりジャンパを設定した
りすることに頼るのは、複雑なコンピュータメモリシス
テムでは信頼できる解決法ではない。
【０００９】このような事情を考えると、メモリモジュ
ールに関連したアドレスバッファを常にイネーブルに保
つだけの理由があることを認めざるをえない。しかしこ
の方法には欠点と欠陥がつきまとう。これ迄これらの問
題を解決しようとの試みがあったが、それらは不適当で
あることがわかった。
ールに関連したアドレスバッファを常にイネーブルに保
つだけの理由があることを認めざるをえない。しかしこ
の方法には欠点と欠陥がつきまとう。これ迄これらの問
題を解決しようとの試みがあったが、それらは不適当で
あることがわかった。
【００１０】
【課題を解決するための手段】本発明は従来技術の欠点
と欠陥を克服するものであって、本発明により提供され
るメモリ回路は、メモリモジュールが装着されるとは限
らないが、少なくとも１個のメモリモジュール用の相互
接続手段と、前記少なくとも１個のメモリモジュールが
装着されているときにのみ、アドレス信号を前記少なく
とも１個のメモリモジュールに伝送する手段とを含む。
と欠陥を克服するものであって、本発明により提供され
るメモリ回路は、メモリモジュールが装着されるとは限
らないが、少なくとも１個のメモリモジュール用の相互
接続手段と、前記少なくとも１個のメモリモジュールが
装着されているときにのみ、アドレス信号を前記少なく
とも１個のメモリモジュールに伝送する手段とを含む。
【００１１】本発明のある実施例では、中央処理装置と
メモリモジュール相互接続手段との間の回路中に接続さ
れた少なくとも１個のアドレスバッファを含み、該相互
接続手段は前記少なくとも１個のメモリモジュールを取
り付け得るソケットを含む。本発明の他の面においては
、前記少なくとも１個のメモリモジュールが装着されて
いるときにのみアドレス信号を前記少なくとも１個のメ
モリモジュールに伝送する手段は、もしメモリモジュー
ルが前記ソケットに取り付けられてなければ、前記少な
くとも１個のアドレスバッファをディスエーブル（不能
）にする手段を含む。
メモリモジュール相互接続手段との間の回路中に接続さ
れた少なくとも１個のアドレスバッファを含み、該相互
接続手段は前記少なくとも１個のメモリモジュールを取
り付け得るソケットを含む。本発明の他の面においては
、前記少なくとも１個のメモリモジュールが装着されて
いるときにのみアドレス信号を前記少なくとも１個のメ
モリモジュールに伝送する手段は、もしメモリモジュー
ルが前記ソケットに取り付けられてなければ、前記少な
くとも１個のアドレスバッファをディスエーブル（不能
）にする手段を含む。
【００１２】本発明の他の実施例では、ＤＲＡＭ Ｓ
ＩＭＭ用のソケットが少なくとも２個あり、該少なくと
も２個のソケットが１個のアドレスバッファによって駆
動される。この実施例では、プルアップ抵抗器を有する
線が前記１個のアドレスバッファの出力イネーブルピン
と、前記少なくとも２個のソケットに取り付けられた各
ＤＲＡＭ ＳＩＭＭの接地されたＰＲＥＳピンとを相
互接続する。更にこの実施例では、両方のＤＲＡＭ
ＳＩＭＭがないときには、前記プルアップ抵抗器の作用
で、前記出力イネーブル線をハイにすることにより、前
記アドレスバッファのディスエーブルにする。他方、Ｄ
ＲＡＭ ＳＩＭＭが片方または両方ある場合には、前
記出力イネーブル線をローにして前記アドレスバッファ
をイネーブル（有効）にする。
ＩＭＭ用のソケットが少なくとも２個あり、該少なくと
も２個のソケットが１個のアドレスバッファによって駆
動される。この実施例では、プルアップ抵抗器を有する
線が前記１個のアドレスバッファの出力イネーブルピン
と、前記少なくとも２個のソケットに取り付けられた各
ＤＲＡＭ ＳＩＭＭの接地されたＰＲＥＳピンとを相
互接続する。更にこの実施例では、両方のＤＲＡＭ
ＳＩＭＭがないときには、前記プルアップ抵抗器の作用
で、前記出力イネーブル線をハイにすることにより、前
記アドレスバッファのディスエーブルにする。他方、Ｄ
ＲＡＭ ＳＩＭＭが片方または両方ある場合には、前
記出力イネーブル線をローにして前記アドレスバッファ
をイネーブル（有効）にする。
【００１３】本発明による方法は、ディスエーブル可能
なアドレスバッファ手段を用いて、メモリモジュールを
受けるコネクタにアドレス信号を供給するステップと、
もしアドレス信号を送るべき相手のメモリモジュールが
存在しなければ、前記アドレスバッファ手段をディスエ
ーブルにするステップとを含む。
なアドレスバッファ手段を用いて、メモリモジュールを
受けるコネクタにアドレス信号を供給するステップと、
もしアドレス信号を送るべき相手のメモリモジュールが
存在しなければ、前記アドレスバッファ手段をディスエ
ーブルにするステップとを含む。
【００１４】したがって、本発明の目的は、オプション
のメモリモジュールが装着されてないとき、それに関連
するアドレスバッファをディスエーブルにすることであ
る。本発明の他の目的は、負荷が接続されてないアドレ
ス線を駆動するのを避けることである。無負荷のアドレ
ス線を駆動すると、余分な電流が流れると共に余分な電
気的ノイズが発生するが、これらは両方ともコンピュー
タメモリシステムにとって好ましくないからである。
のメモリモジュールが装着されてないとき、それに関連
するアドレスバッファをディスエーブルにすることであ
る。本発明の他の目的は、負荷が接続されてないアドレ
ス線を駆動するのを避けることである。無負荷のアドレ
ス線を駆動すると、余分な電流が流れると共に余分な電
気的ノイズが発生するが、これらは両方ともコンピュー
タメモリシステムにとって好ましくないからである。
【００１５】
【実施例】図面中参照番号が同じものは同じかもしくは
類似の要素を示す。図１はコンピュータシステムの一般
的なハイレベルのブロック図である。本発明のシステム
は最初はこのレベルで考え、引続きいくつかのもっと詳
しいレベルで、本発明が有用である環境における本発明
の役割と働きについて説明し、理解と評価を確実なもの
にしていくことにする。
類似の要素を示す。図１はコンピュータシステムの一般
的なハイレベルのブロック図である。本発明のシステム
は最初はこのレベルで考え、引続きいくつかのもっと詳
しいレベルで、本発明が有用である環境における本発明
の役割と働きについて説明し、理解と評価を確実なもの
にしていくことにする。
【００１６】図１は本発明のシステムを採用したパーソ
ナルコンピュータシステムを示し、４個の主要なバスは
最上位の各種要素間の主要なインタフェイスを表わして
いる。第１のメモリコネクタ２及び第２のメモリコネク
タ４は、それぞれプロセッサ６，８とそれぞれのプロセ
ッサ専用のメモリ１０，１２および１４との間に固有の
インタフェイスを有する。プロセッサバス１６は、多重
マスタバスであり、プロセッサ６，８を含むプロセッサ
と、ＩＳＡ，ＥＩＳＡまたはマイクロチャネルなどの標
準インタフェイスから成るＩ／Ｏチャネル２０との間の
アーキテクトチャのブレーク（ａｒｃｈｉｔｅｃｔｕｒ
ａｌ ｂｒｅａｋ）である。
ナルコンピュータシステムを示し、４個の主要なバスは
最上位の各種要素間の主要なインタフェイスを表わして
いる。第１のメモリコネクタ２及び第２のメモリコネク
タ４は、それぞれプロセッサ６，８とそれぞれのプロセ
ッサ専用のメモリ１０，１２および１４との間に固有の
インタフェイスを有する。プロセッサバス１６は、多重
マスタバスであり、プロセッサ６，８を含むプロセッサ
と、ＩＳＡ，ＥＩＳＡまたはマイクロチャネルなどの標
準インタフェイスから成るＩ／Ｏチャネル２０との間の
アーキテクトチャのブレーク（ａｒｃｈｉｔｅｃｔｕｒ
ａｌ ｂｒｅａｋ）である。
【００１７】プロセッサバス１６はいろんな働きをする
。まず第１に、プロセッサバス１６は各要素間の接続部
として働く。すなわち、プロセッサ６，８とインテリジ
ェントＩ／Ｏおよび／またはプロセッサ１４間の接続部
として、また、すべてのシステムメモリ１０，１２とオ
プションメモリ１４間の接続部として、更にまた、シス
テムＩ／Ｏチャネル２０とそのＩ／Ｏ拡張スロット２２
−４０間の接続部として働く。システムメモリ１０，１
２および１４は、２個のバンク付きの仮想６４ビットイ
ンタリーブメモリとして構成されており、２個のバンク
は３２ビットのダブルワードを記憶するためのもので、
片方は奇数用で、もう片方は偶数用である。従って、プ
ロセッサバス１６の働きにより、各プロセッサ６，８が
他方のプロセッサ８，６のメモリにアクセスすることが
できる。このアクセスはメモリに直接接続されているプ
ロセッサを介して可能になる。すなわち、プロセッサバ
ス１６に接続されている一方のプロセッサが他方のプロ
セッサのメモリの記憶場所にアクセスしたいという要求
があると、他方のプロセッサは自分のメモリへのアクセ
スを終了し、プロセッサバス１６からアドレスを受信し
てプロセッサバス１６との間でデータのやり取りを行う
。更に、プロセッサバス１６はプロセッサ６，８と１４
との間の通信リンクとしても働く。プロセッサ間通信機
構（この詳細は本発明にとって必須のものではないので
、ここでは省略する）を介して、各プロセッサは他方の
プロセッサにアクセスして割込むことができる。
。まず第１に、プロセッサバス１６は各要素間の接続部
として働く。すなわち、プロセッサ６，８とインテリジ
ェントＩ／Ｏおよび／またはプロセッサ１４間の接続部
として、また、すべてのシステムメモリ１０，１２とオ
プションメモリ１４間の接続部として、更にまた、シス
テムＩ／Ｏチャネル２０とそのＩ／Ｏ拡張スロット２２
−４０間の接続部として働く。システムメモリ１０，１
２および１４は、２個のバンク付きの仮想６４ビットイ
ンタリーブメモリとして構成されており、２個のバンク
は３２ビットのダブルワードを記憶するためのもので、
片方は奇数用で、もう片方は偶数用である。従って、プ
ロセッサバス１６の働きにより、各プロセッサ６，８が
他方のプロセッサ８，６のメモリにアクセスすることが
できる。このアクセスはメモリに直接接続されているプ
ロセッサを介して可能になる。すなわち、プロセッサバ
ス１６に接続されている一方のプロセッサが他方のプロ
セッサのメモリの記憶場所にアクセスしたいという要求
があると、他方のプロセッサは自分のメモリへのアクセ
スを終了し、プロセッサバス１６からアドレスを受信し
てプロセッサバス１６との間でデータのやり取りを行う
。更に、プロセッサバス１６はプロセッサ６，８と１４
との間の通信リンクとしても働く。プロセッサ間通信機
構（この詳細は本発明にとって必須のものではないので
、ここでは省略する）を介して、各プロセッサは他方の
プロセッサにアクセスして割込むことができる。
【００１８】更に、プロセッサバス１６はプロセッサメ
モリ群１０，１２，１４とＩ／Ｏチャネル２０との間の
インタフェイスとしても働く。アドレスとデータが、シ
ステム／バスコントローラ４２の制御下で、１組のトラ
ンシーバ４４および４６を介して、プロセッサバス１６
とＩ／Ｏチャネル２０との間で転送される。トランシー
バ４４および４６は例えばテキサスインスツルメント社
製のモデル７４ＡＬＳ２４５トランシーバで構成するこ
とができる。このインタフェイスを介してプロセッサバ
スマスタは、Ｉ／Ｏ拡張スロット２２，２４，２６，２
８，３０，３２，３４，３６，３８，４０の各々のみな
らず、システムＩ／Ｏおよび周辺装置１８にもアクセス
することができる。更にまた、プロセッサバス１６はＩ
／ＯからＩ／Ｏへアクセスするためのデータ通信路とし
ても働く。システムおよびバスのコントローラ４２はデ
バイス間通信に必要なプロトコルをフォーマットする「
アクションコード」を発生して、広範囲の種々のインテ
リジェントカードをＩ／Ｏ拡張スロットに差し込むこと
を可能にする。そしてこれらのカードが、プロセッサバ
ス１６に接続されている他のＩ／Ｏカードまたはプロセ
ッサとメモリにさえアクセスすることができるようにな
る。
モリ群１０，１２，１４とＩ／Ｏチャネル２０との間の
インタフェイスとしても働く。アドレスとデータが、シ
ステム／バスコントローラ４２の制御下で、１組のトラ
ンシーバ４４および４６を介して、プロセッサバス１６
とＩ／Ｏチャネル２０との間で転送される。トランシー
バ４４および４６は例えばテキサスインスツルメント社
製のモデル７４ＡＬＳ２４５トランシーバで構成するこ
とができる。このインタフェイスを介してプロセッサバ
スマスタは、Ｉ／Ｏ拡張スロット２２，２４，２６，２
８，３０，３２，３４，３６，３８，４０の各々のみな
らず、システムＩ／Ｏおよび周辺装置１８にもアクセス
することができる。更にまた、プロセッサバス１６はＩ
／ＯからＩ／Ｏへアクセスするためのデータ通信路とし
ても働く。システムおよびバスのコントローラ４２はデ
バイス間通信に必要なプロトコルをフォーマットする「
アクションコード」を発生して、広範囲の種々のインテ
リジェントカードをＩ／Ｏ拡張スロットに差し込むこと
を可能にする。そしてこれらのカードが、プロセッサバ
ス１６に接続されている他のＩ／Ｏカードまたはプロセ
ッサとメモリにさえアクセスすることができるようにな
る。
【００１９】システム／バスコントローラ４２は、ルー
チン情報を提供しアクションコードを生ずるほかに、プ
ロセッサバス１６の仲裁をすべて取り扱い、ＩＳＡ「コ
マンド」、ＤＭＡ制御信号および割込みなどのシステム
Ｉ／Ｏバス１８に対するすべての制御信号をインタフェ
イスする。
チン情報を提供しアクションコードを生ずるほかに、プ
ロセッサバス１６の仲裁をすべて取り扱い、ＩＳＡ「コ
マンド」、ＤＭＡ制御信号および割込みなどのシステム
Ｉ／Ｏバス１８に対するすべての制御信号をインタフェ
イスする。
【００２０】図２には、図１のコンピュータシステムに
採用されているプロセッサカードの主な要素のブロック
図を示す。図１を参照すると、プロセッサモジュール６
はメモリコネクタ２とプロセッサバス１６を介して、コ
ンピュータシステムの残りの要素とインタフェイスする
のがわかる。
採用されているプロセッサカードの主な要素のブロック
図を示す。図１を参照すると、プロセッサモジュール６
はメモリコネクタ２とプロセッサバス１６を介して、コ
ンピュータシステムの残りの要素とインタフェイスする
のがわかる。
【００２１】プロセッサモジュール６には、マイクロプ
ロセッサ４８（たとえば、インテル８０３８６）、数値
演算コプロセッサ５０（たとえば、インテル８０３８７
）、オプションのコプロセッサ５２（たとえば、ウェイ
テック（Ｗｅｉｔｅｋ）３１６７）、キャッシュサブシ
ステム、クロック回路５４、ＰＯＳＴ ＲＯＭ（パワ
ーオン、自己検査、リードオンリメモリ）５６、データ
フロー／ＥＣＣコントローラ５８、および、メモリ／バ
スコントローラ６０が含まれる。
ロセッサ４８（たとえば、インテル８０３８６）、数値
演算コプロセッサ５０（たとえば、インテル８０３８７
）、オプションのコプロセッサ５２（たとえば、ウェイ
テック（Ｗｅｉｔｅｋ）３１６７）、キャッシュサブシ
ステム、クロック回路５４、ＰＯＳＴ ＲＯＭ（パワ
ーオン、自己検査、リードオンリメモリ）５６、データ
フロー／ＥＣＣコントローラ５８、および、メモリ／バ
スコントローラ６０が含まれる。
【００２２】前記キャッシュサブシステムは、キャッシ
ュメモリ（ＳＲＡＭの２個の別々のバンク６２Ａと６２
Ｂから成るように示されている）とキャッシュコントロ
ーラ６４（例えば、インテル８２３８５）とを含む。前
記キャッシュサブシステムは、プロセッサが最もひんぱ
んに必要とするデータに高速でアクセスすることができ
る、きわめて速い「スケッチパッドのような（ｓｋｅｔ
ｃｈｐａｄ−ｌｉｋｅ）」メモリとして働く。もしキャ
ッシュ可能な読み取りがプロセッサによりなされると、
前記メモリコントローラは４個の連続するダブルワード
をシステムメモリから前記キャッシュに返すように、前
記システムには４ダブルワードのキャッシュラインサイ
ズを持つキャッシュメモリを採用することができる。こ
の動作が一対のインタリーブされた３２ビットのダブル
ワードメモリバンクから誤り訂正および／または検出回
路まで起こる際の精度を最適化することは、後述するよ
うに、本発明のシステムの主要な目的のひとつである。
ュメモリ（ＳＲＡＭの２個の別々のバンク６２Ａと６２
Ｂから成るように示されている）とキャッシュコントロ
ーラ６４（例えば、インテル８２３８５）とを含む。前
記キャッシュサブシステムは、プロセッサが最もひんぱ
んに必要とするデータに高速でアクセスすることができ
る、きわめて速い「スケッチパッドのような（ｓｋｅｔ
ｃｈｐａｄ−ｌｉｋｅ）」メモリとして働く。もしキャ
ッシュ可能な読み取りがプロセッサによりなされると、
前記メモリコントローラは４個の連続するダブルワード
をシステムメモリから前記キャッシュに返すように、前
記システムには４ダブルワードのキャッシュラインサイ
ズを持つキャッシュメモリを採用することができる。こ
の動作が一対のインタリーブされた３２ビットのダブル
ワードメモリバンクから誤り訂正および／または検出回
路まで起こる際の精度を最適化することは、後述するよ
うに、本発明のシステムの主要な目的のひとつである。
【００２３】キャッシュ６２Ａ，６２Ｂを持つシステム
では、必要ならば、アドレスを無効にするために、発生
した各プロセッサのアドレスを保存するためのスヌープ
アドレスラッチ６６を設けられるだろう。更に、キャッ
シュメモリ付きのシステムでは、キャッシュメモリ６２
Ａ，６２Ｂと、キャッシュコントローラ６４と、メモリ
／バスコントローラ６０の間を通るアドレス信号及び制
御信号を制御するために、プログラマブルアレイロジッ
ク（ＰＡＬ）ライン拡張ロジック６８も含まれるだろう
。
では、必要ならば、アドレスを無効にするために、発生
した各プロセッサのアドレスを保存するためのスヌープ
アドレスラッチ６６を設けられるだろう。更に、キャッ
シュメモリ付きのシステムでは、キャッシュメモリ６２
Ａ，６２Ｂと、キャッシュコントローラ６４と、メモリ
／バスコントローラ６０の間を通るアドレス信号及び制
御信号を制御するために、プログラマブルアレイロジッ
ク（ＰＡＬ）ライン拡張ロジック６８も含まれるだろう
。
【００２４】プロセッサモジュール６にはまた、ローカ
ルのアドレスバス、データバスおよび制御のバス（図２
において種々の矢印で示されている）が含まれる。これ
らのバスは、データフロー／ＥＣＣコントローラ５８お
よびメモリ／バスコントローラ６０のみならず、マイク
ロプロセッサ４８、コプロセッサ５０，５２およびキャ
ッシュ６２Ａ，６２Ｂを相互接続する。これらのバスは
ＲＯＭ５６の読出しやコプロセッサのサイクルやキャッ
シュ読出しヒットのようなローカルサイクル用に使われ
る。ＲＯＭ５６に対するアクセスは、データフロー／Ｅ
ＣＣコントローラ５８およびメモリ／バスコントローラ
６０の動作を経てなされ得る。しかしながら、キャッシ
ュの書込み、キャッシュの読み出し誤り、ノンキャッシ
ュエイブルサイクルおよびＩ／Ｏサイクルのような全体
的なサイクルのときには、プロセッサモジュール６はそ
のアクセスオフボード（ａｃｃｅｓｓ ｏｆｆ−ｂｏ
ａｒｄ）を完了しなければならない。
ルのアドレスバス、データバスおよび制御のバス（図２
において種々の矢印で示されている）が含まれる。これ
らのバスは、データフロー／ＥＣＣコントローラ５８お
よびメモリ／バスコントローラ６０のみならず、マイク
ロプロセッサ４８、コプロセッサ５０，５２およびキャ
ッシュ６２Ａ，６２Ｂを相互接続する。これらのバスは
ＲＯＭ５６の読出しやコプロセッサのサイクルやキャッ
シュ読出しヒットのようなローカルサイクル用に使われ
る。ＲＯＭ５６に対するアクセスは、データフロー／Ｅ
ＣＣコントローラ５８およびメモリ／バスコントローラ
６０の動作を経てなされ得る。しかしながら、キャッシ
ュの書込み、キャッシュの読み出し誤り、ノンキャッシ
ュエイブルサイクルおよびＩ／Ｏサイクルのような全体
的なサイクルのときには、プロセッサモジュール６はそ
のアクセスオフボード（ａｃｃｅｓｓ ｏｆｆ−ｂｏ
ａｒｄ）を完了しなければならない。
【００２５】オフボードサイクルのとき、メモリ／バス
コントローラ６０は前記ローカルのアドレス信号および
制御信号を復号化し、そのアクセスがプロセッサバス１
６向けか、それとも前記専用メモリ向けなのかを判定す
る。メモリサイクルのとき、メモリ／バスコントローラ
６０はメモリ制御信号（すなわち、ＲＡＳ，ＣＡＳおよ
びＷＥ）を発生し、前記メモリカードにアクセスする。 メモリ／バスコントローラ６０はまた各リフレッシュ期
間中にメモリカード、例えば要素１０、にリフレッシュ
信号を送る。データフロー／ＥＣＣコントローラ５８も
メモリバスコントローラ６０と共同して誤りの監視と訂
正を行う。
コントローラ６０は前記ローカルのアドレス信号および
制御信号を復号化し、そのアクセスがプロセッサバス１
６向けか、それとも前記専用メモリ向けなのかを判定す
る。メモリサイクルのとき、メモリ／バスコントローラ
６０はメモリ制御信号（すなわち、ＲＡＳ，ＣＡＳおよ
びＷＥ）を発生し、前記メモリカードにアクセスする。 メモリ／バスコントローラ６０はまた各リフレッシュ期
間中にメモリカード、例えば要素１０、にリフレッシュ
信号を送る。データフロー／ＥＣＣコントローラ５８も
メモリバスコントローラ６０と共同して誤りの監視と訂
正を行う。
【００２６】メモリカード１０に向けられてないオフボ
ードサイクルのとき、メモリ／バスコントローラ６０は
プロセッサバス要求信号を発生し、許可されたときプロ
セッサバス１６を制御する。ここでも、データフロー／
ＥＣＣコントローラ５８と共同して、メモリ／バスコン
トローラ６０がプロセッサバス１６へのアクセスを完了
する。
ードサイクルのとき、メモリ／バスコントローラ６０は
プロセッサバス要求信号を発生し、許可されたときプロ
セッサバス１６を制御する。ここでも、データフロー／
ＥＣＣコントローラ５８と共同して、メモリ／バスコン
トローラ６０がプロセッサバス１６へのアクセスを完了
する。
【００２７】図３にはメモリカード１０の主な要素のブ
ロック図を示す。図１に示すように、メモリカード１０
はメモリコネクタ２を介してシステムの残りの要素とイ
ンタフェイスしている。
ロック図を示す。図１に示すように、メモリカード１０
はメモリコネクタ２を介してシステムの残りの要素とイ
ンタフェイスしている。
【００２８】前述のように、各メモリカード１０は好ま
しくは３２ビットダブルワードの２個のインタリーブバ
ンク（一方が奇数で他方が偶数）の形態で仮想６４ビッ
トワードを記憶する。各カード１０は、１個のＲＡＳ，
ＣＡＳ，リフレッシュコントローラ６８、４個のアドレ
スバッファ７０，７２，７４，７６、８個のシングル・
インライン・メモリ（ＳＩＭＭ）スロット７８，８０，
８２，８４，８６，８８，９０，９２，および４個のイ
ンタリーブコントローラ９４，９６，９８，１００を含
む。ＲＡＳ，ＣＡＳ，リフレッシュコントローラ６８は
メモリインタフェイス１０２（図１参照）から制御信号
を受信して、ＳＩＭＭスロット７８，８０，８２，８４
，８６，８８，９０，９２に制御信号を送り、読み出し
、書込みおよびリフレッシュの制御を行う。なお、メモ
リインタフェイス１０２（図１参照）はメモリ／バスコ
ントローラ６０（図２参照）により駆動される。４個の
インタリーブコントローラ９４，９６，９８，１００の
各々はメモリコネクタ２とＳＩＭＭスロット７８，８０
，８２，８４，８６，８８，９０，９２との間の８ビッ
トのデータを多重化する。
しくは３２ビットダブルワードの２個のインタリーブバ
ンク（一方が奇数で他方が偶数）の形態で仮想６４ビッ
トワードを記憶する。各カード１０は、１個のＲＡＳ，
ＣＡＳ，リフレッシュコントローラ６８、４個のアドレ
スバッファ７０，７２，７４，７６、８個のシングル・
インライン・メモリ（ＳＩＭＭ）スロット７８，８０，
８２，８４，８６，８８，９０，９２，および４個のイ
ンタリーブコントローラ９４，９６，９８，１００を含
む。ＲＡＳ，ＣＡＳ，リフレッシュコントローラ６８は
メモリインタフェイス１０２（図１参照）から制御信号
を受信して、ＳＩＭＭスロット７８，８０，８２，８４
，８６，８８，９０，９２に制御信号を送り、読み出し
、書込みおよびリフレッシュの制御を行う。なお、メモ
リインタフェイス１０２（図１参照）はメモリ／バスコ
ントローラ６０（図２参照）により駆動される。４個の
インタリーブコントローラ９４，９６，９８，１００の
各々はメモリコネクタ２とＳＩＭＭスロット７８，８０
，８２，８４，８６，８８，９０，９２との間の８ビッ
トのデータを多重化する。
【００２９】前述のように、各メモリカード１０と１２
はアドレスバッファ７０，７２，７４，７６と、ＳＩＭ
Ｍスロット７８，８０，８２，８４，８６，８８，９０
，９２とを含む。アドレスバッファ７０，７２，７４，
７６として例えば、ＶＴＣ社製のモデル７４ＦＣＴ８２
８と７４ＦＣＴ８２７のデータバッファを使うことがで
きる。平均アドレス線信号スイッチングを最小にして電
気ノイズを最小にするために、反転型バッファ（７４Ｆ
ＣＴ８２８’ｓ）と非反転型バッファ（７４ＦＣＴ８２
７’ｓ）とを使うことができる。ＳＩＭＭスロット７８
，８０，８２，８４，８６，８８，９０，９２は、パリ
ティ機構またはＥＣＣ機構を持つ、１，２，４，８メガ
バイトのいずれかのＳＩＭＭを収容するようになってい
る。アドレスバッファ７０，７２，７４，７６とＳＩＭ
Ｍスロット７８，８０，８２，８４，８６，８８，９０
，９２は本発明のシステムと方法において重要な役を果
たすので、以下詳細に説明する。
はアドレスバッファ７０，７２，７４，７６と、ＳＩＭ
Ｍスロット７８，８０，８２，８４，８６，８８，９０
，９２とを含む。アドレスバッファ７０，７２，７４，
７６として例えば、ＶＴＣ社製のモデル７４ＦＣＴ８２
８と７４ＦＣＴ８２７のデータバッファを使うことがで
きる。平均アドレス線信号スイッチングを最小にして電
気ノイズを最小にするために、反転型バッファ（７４Ｆ
ＣＴ８２８’ｓ）と非反転型バッファ（７４ＦＣＴ８２
７’ｓ）とを使うことができる。ＳＩＭＭスロット７８
，８０，８２，８４，８６，８８，９０，９２は、パリ
ティ機構またはＥＣＣ機構を持つ、１，２，４，８メガ
バイトのいずれかのＳＩＭＭを収容するようになってい
る。アドレスバッファ７０，７２，７４，７６とＳＩＭ
Ｍスロット７８，８０，８２，８４，８６，８８，９０
，９２は本発明のシステムと方法において重要な役を果
たすので、以下詳細に説明する。
【００３０】図４には従来技術のメモリ回路のブロック
図を示す。概してこの回路は図３の一部に対応する。具
体的に云うと、この部分は、例えはアドレスバッファ７
０，７２，７４および対応するＳＩＭＭソケット７８，
８０，８２，８４，８６，８８を含む。一対のＳＩＭＭ
ソケットに１個のバッファが、例えばソケット７８，８
０にはバッファ７０が関連しているが、各バッファに関
連するＳＩＭＭソケットは１個だけでもあるいは３個以
上でもよい。
図を示す。概してこの回路は図３の一部に対応する。具
体的に云うと、この部分は、例えはアドレスバッファ７
０，７２，７４および対応するＳＩＭＭソケット７８，
８０，８２，８４，８６，８８を含む。一対のＳＩＭＭ
ソケットに１個のバッファが、例えばソケット７８，８
０にはバッファ７０が関連しているが、各バッファに関
連するＳＩＭＭソケットは１個だけでもあるいは３個以
上でもよい。
【００３１】図４の従来の構成では、アドレスデータは
図３に示したようなメモリコネクタ２から線１０２を通
ってアドレスバッファ７０，７２，７４に集められる。 前述のように、これらのバッファとしてＶＴＣ社製の反
転型バッファ７４ＦＣＴ８２８または非反転型バッファ
７４ＦＣＴ８２７のいずれかを使うことができる。当業
者には周知であるが、この型のアドレスバッファには出
力イネーブルピン１０４，１０６，１０８が付いている
。出力イネーブルピン、例えばバッファ７０のピン１０
４がローのとき、そのバッファはイネーブル状態にある
。他方、前記出力イネーブルピン１０４がハイのとき、
そのバッファはディスエーブルの状態にある。
図３に示したようなメモリコネクタ２から線１０２を通
ってアドレスバッファ７０，７２，７４に集められる。 前述のように、これらのバッファとしてＶＴＣ社製の反
転型バッファ７４ＦＣＴ８２８または非反転型バッファ
７４ＦＣＴ８２７のいずれかを使うことができる。当業
者には周知であるが、この型のアドレスバッファには出
力イネーブルピン１０４，１０６，１０８が付いている
。出力イネーブルピン、例えばバッファ７０のピン１０
４がローのとき、そのバッファはイネーブル状態にある
。他方、前記出力イネーブルピン１０４がハイのとき、
そのバッファはディスエーブルの状態にある。
【００３２】前記アドレスデータは、アドレスバッファ
７０−７４にいったん記憶された後、線１１０，１１２
，１１４をそれぞれ通って、ＳＩＭＭが取り付け可能な
ＳＩＭＭソケット７８，８０に送られる。アドレスバッ
ファ７０−７４から出力された信号は、メモリにアクセ
スするために、ソケット７８−８８に挿入されたＳＩＭ
Ｍに搭載されているＤＲＡＭメモリのアドレス線を駆動
する。
７０−７４にいったん記憶された後、線１１０，１１２
，１１４をそれぞれ通って、ＳＩＭＭが取り付け可能な
ＳＩＭＭソケット７８，８０に送られる。アドレスバッ
ファ７０−７４から出力された信号は、メモリにアクセ
スするために、ソケット７８−８８に挿入されたＳＩＭ
Ｍに搭載されているＤＲＡＭメモリのアドレス線を駆動
する。
【００３３】関連技術の部分で説明したように、商業的
に出荷されたコンピュータシステムでは、いくつかのＳ
ＩＭＭメモリソケットにはＳＩＭＭが装着されてないと
いうのは当たり前のことである。その理由は、コンピュ
ータシステムは実際には最大収容能力よりも少ないメモ
リを付けて売られることがしばしばあるからである。そ
の種のシステムはメモリモジュールを追加できるように
なっており、空のスロットを利用してすばやくかつ容易
にメモリを拡張したり高級化したりすることができるよ
うになっている。本発明のシステムを説明する目的で、
図４の構成では４組の利用可能なＳＩＭＭソケットのう
ち、例えばスロット７８，８０，８２に３個のＳＩＭＭ
が装着されているものとする。
に出荷されたコンピュータシステムでは、いくつかのＳ
ＩＭＭメモリソケットにはＳＩＭＭが装着されてないと
いうのは当たり前のことである。その理由は、コンピュ
ータシステムは実際には最大収容能力よりも少ないメモ
リを付けて売られることがしばしばあるからである。そ
の種のシステムはメモリモジュールを追加できるように
なっており、空のスロットを利用してすばやくかつ容易
にメモリを拡張したり高級化したりすることができるよ
うになっている。本発明のシステムを説明する目的で、
図４の構成では４組の利用可能なＳＩＭＭソケットのう
ち、例えばスロット７８，８０，８２に３個のＳＩＭＭ
が装着されているものとする。
【００３４】従来技術を示した図４において、バッファ
７０，７２，７４の出力イネーブルピン１０４，１０６
，１０８は接地されている。したがって、各出力イネー
ブルピンの電圧レベルはローであるから、バッファ７０
，７２，７４は常にイネーブルの状態にある。したがっ
て、ＳＩＭＭがＳＩＭＭスロット７８，８０，８２，８
４，８６，８８のうちのいずれか１個または２個以上に
装着されているか否かにかかわらず、アドレスデータは
常にＳＩＭＭスロット７８，８０，８２，８４，８６，
８８に供給される。図４の従来技術の構成では、スロッ
ト対８６および８８にはＳＩＭＭが装着されてないとい
うことや、スロット対８２及び８４に関してはスロット
８２にだけＳＩＭＭが装着されているということに関係
なく、これらの空のスロット８４，８６，８８を含むす
べてのＳＩＭＭスロットが駆動される。前述のように、
このために不必要な電流が多く流れるとともに回路ノイ
ズが生ずる。これらはどちらもメモリシステムでは極め
て望ましくない回路特性である。
７０，７２，７４の出力イネーブルピン１０４，１０６
，１０８は接地されている。したがって、各出力イネー
ブルピンの電圧レベルはローであるから、バッファ７０
，７２，７４は常にイネーブルの状態にある。したがっ
て、ＳＩＭＭがＳＩＭＭスロット７８，８０，８２，８
４，８６，８８のうちのいずれか１個または２個以上に
装着されているか否かにかかわらず、アドレスデータは
常にＳＩＭＭスロット７８，８０，８２，８４，８６，
８８に供給される。図４の従来技術の構成では、スロッ
ト対８６および８８にはＳＩＭＭが装着されてないとい
うことや、スロット対８２及び８４に関してはスロット
８２にだけＳＩＭＭが装着されているということに関係
なく、これらの空のスロット８４，８６，８８を含むす
べてのＳＩＭＭスロットが駆動される。前述のように、
このために不必要な電流が多く流れるとともに回路ノイ
ズが生ずる。これらはどちらもメモリシステムでは極め
て望ましくない回路特性である。
【００３５】図５に図４に示したものとよく似た回路を
示すが、これは本発明の技術を採用して改良されたもの
である。図５のメモリ回路は線１０２、出力イネーブル
ピン１０４，１０６，１０８付きのアドレスバッファ７
０，７２，７４、ＳＩＭＭソケットまたはスロット７８
，８０，８２，８４，８６，８８，および、バッファ７
０，７２，７４とＳＩＭＭソケット７８，８０，８２，
８４，８６，８８とを相互接続するアドレスデータ線１
１０，１１２，１１４，１１６，１１８，１２０，１２
２，１２４，１２６を含む。メモリ回路のこれらの各要
素は図４に示した従来技術の構成と、図５に示した本発
明の思想を採用してつくった構成とにおいて共通してい
る。
示すが、これは本発明の技術を採用して改良されたもの
である。図５のメモリ回路は線１０２、出力イネーブル
ピン１０４，１０６，１０８付きのアドレスバッファ７
０，７２，７４、ＳＩＭＭソケットまたはスロット７８
，８０，８２，８４，８６，８８，および、バッファ７
０，７２，７４とＳＩＭＭソケット７８，８０，８２，
８４，８６，８８とを相互接続するアドレスデータ線１
１０，１１２，１１４，１１６，１１８，１２０，１２
２，１２４，１２６を含む。メモリ回路のこれらの各要
素は図４に示した従来技術の構成と、図５に示した本発
明の思想を採用してつくった構成とにおいて共通してい
る。
【００３６】図６にはＳＩＭＭ１２８の一部を示す。Ｓ
ＩＭＭ１２８は小さな長方形の印刷回路基板１３６に複
数個のＤＲＡＭ１３０，１３２…１３４を搭載している
。この基板１３６にはたとえばピン１３８，１４０，１
４２，ＰＲＥＳピン１４６などの複数個のピンが付いて
いる。本発明の技術の一面によれば、ＳＩＭＭ１２８の
ＰＲＥＳピン１４６はＳＩＭＭ１２８の印刷回路基板上
で接地されている。
ＩＭＭ１２８は小さな長方形の印刷回路基板１３６に複
数個のＤＲＡＭ１３０，１３２…１３４を搭載している
。この基板１３６にはたとえばピン１３８，１４０，１
４２，ＰＲＥＳピン１４６などの複数個のピンが付いて
いる。本発明の技術の一面によれば、ＳＩＭＭ１２８の
ＰＲＥＳピン１４６はＳＩＭＭ１２８の印刷回路基板上
で接地されている。
【００３７】再び図５を参照して、図６に関連して説明
したような改良されたＳＩＭＭ１２８をＳＩＭＭソケッ
ト７８，８０，８２，８４，８６，８８の各々に取り付
けることができる。説明のために、改良されたＳＩＭＭ
１２８はソケット７８，８０，８２にだけ装着して、ソ
ケット８４，８６，８８は空にしておくことにする。
したような改良されたＳＩＭＭ１２８をＳＩＭＭソケッ
ト７８，８０，８２，８４，８６，８８の各々に取り付
けることができる。説明のために、改良されたＳＩＭＭ
１２８はソケット７８，８０，８２にだけ装着して、ソ
ケット８４，８６，８８は空にしておくことにする。
【００３８】図４と図５とを比較すると、図５が図４と
異なる点は、アドレスバッファ７０，７２，７４の出力
イネーブルピン１０４，１０６，１０８が接地されない
で、ＳＩＭＭソケット７８，８０，８２，８４，８６，
８８上の点１５０，１５２，１５４，１５６，１５８，
１６０に接続されていることである。本発明によれば、
これらの点１５０，１５２，１５４，１５６，１５８，
１６０はソケット７８，８０，８２，８４，８６，８８
に装着されたＳＩＭＭ１２８の接地されたＰＲＥＳピン
（例えばピン１４６）と接触するような位置にある。ま
た、本発明によれは、ピン１０４，１０６，１０８とピ
ン１５０，１５２，１５４，１５６，１５８，１６０と
を相互接続する線１６２，１６４，１６６にはプルアッ
プ抵抗器１７０，１７２，１７４が接続されている。
異なる点は、アドレスバッファ７０，７２，７４の出力
イネーブルピン１０４，１０６，１０８が接地されない
で、ＳＩＭＭソケット７８，８０，８２，８４，８６，
８８上の点１５０，１５２，１５４，１５６，１５８，
１６０に接続されていることである。本発明によれば、
これらの点１５０，１５２，１５４，１５６，１５８，
１６０はソケット７８，８０，８２，８４，８６，８８
に装着されたＳＩＭＭ１２８の接地されたＰＲＥＳピン
（例えばピン１４６）と接触するような位置にある。ま
た、本発明によれは、ピン１０４，１０６，１０８とピ
ン１５０，１５２，１５４，１５６，１５８，１６０と
を相互接続する線１６２，１６４，１６６にはプルアッ
プ抵抗器１７０，１７２，１７４が接続されている。
【００３９】図５において、もしＳＩＭＭ１２８がＳＩ
ＭＭソケット対７８および８０の両方のソケットに装着
されているならば、これらに関連する出力イネーブルピ
ン１０４がローになるので、関連するアドレスバッファ
７０がイネーブルになる。この場合、アドレス信号はバ
ッファ７０を通って、ソケット７８，８０に装着された
ＳＩＭＭ１２８に転送される。他方、もしソケット８６
と８８のように一対のソケットのどちらにもＳＩＭＭが
装着されていないならば、線１６６とプルアップ抵抗器
１７４の働きでアドレスバッファ７４の出力イネーブル
はハイになるので、アドレスバッファ７４は出力信号の
供給が不能とされる。したがって、アドレスバッファ７
４は行き場のないアドレス信号で空のＳＩＭＭを駆動し
ようとするような無駄なことはしなくてすむ。最後に、
ソケット対８２と８４におけるソケット８２のように、
一対のソケットのうち一方だけにＳＩＭＭが装着されて
いる場合には、アドレスバッファ７２はイネーブルにな
るのでその装着されているＳＩＭＭ１２８は正しく駆動
される。
ＭＭソケット対７８および８０の両方のソケットに装着
されているならば、これらに関連する出力イネーブルピ
ン１０４がローになるので、関連するアドレスバッファ
７０がイネーブルになる。この場合、アドレス信号はバ
ッファ７０を通って、ソケット７８，８０に装着された
ＳＩＭＭ１２８に転送される。他方、もしソケット８６
と８８のように一対のソケットのどちらにもＳＩＭＭが
装着されていないならば、線１６６とプルアップ抵抗器
１７４の働きでアドレスバッファ７４の出力イネーブル
はハイになるので、アドレスバッファ７４は出力信号の
供給が不能とされる。したがって、アドレスバッファ７
４は行き場のないアドレス信号で空のＳＩＭＭを駆動し
ようとするような無駄なことはしなくてすむ。最後に、
ソケット対８２と８４におけるソケット８２のように、
一対のソケットのうち一方だけにＳＩＭＭが装着されて
いる場合には、アドレスバッファ７２はイネーブルにな
るのでその装着されているＳＩＭＭ１２８は正しく駆動
される。
【００４０】
【発明の効果】以上説明したように、本発明はもしメモ
リモジュールが装着されていればアドレスデータをメモ
リモジュールに適切に供給するが、受け手のないアドレ
ス信号で空のソケットを駆動することは実質的に軽減さ
れるという、比較的簡単で安価なシステムと方法とを提
供するものである。このように不必要な信号の供給を軽
減するので、電流の流れ（ｃｕｒｒｅｎｔ ｄｒａｗ
）と回路ノイズが軽減され、ひいてはシステム全体の性
能を改善することができる。
リモジュールが装着されていればアドレスデータをメモ
リモジュールに適切に供給するが、受け手のないアドレ
ス信号で空のソケットを駆動することは実質的に軽減さ
れるという、比較的簡単で安価なシステムと方法とを提
供するものである。このように不必要な信号の供給を軽
減するので、電流の流れ（ｃｕｒｒｅｎｔ ｄｒａｗ
）と回路ノイズが軽減され、ひいてはシステム全体の性
能を改善することができる。
【００４１】以上の説明から、多くの修正や変更が可能
なことは明らかである。例えば、各ＳＩＭＭソケットに
それ自身のアドレスバッファを持たせることができよう
。もしそのようなシステムに本発明の線とプルアップ抵
抗器を採用すれば、不必要な電流の流れとノイズの発生
を更に除去することができよう。勿論、システムにいく
つのアドレスバッファとＳＩＭＭソケットを採用するか
という問題はコストと効率のかね合いとなる。とにかく
、ある１個のアドレスバッファに関連するいくつかのソ
ケットが全部空であるような場合にはすべて、本発明に
よりシステム性能が改善されるであろう。その他多くの
修正や変形が可能である。したがって、本発明の範囲内
で、ここで例示した以外のやり方で本発明を実施するこ
とができよう。
なことは明らかである。例えば、各ＳＩＭＭソケットに
それ自身のアドレスバッファを持たせることができよう
。もしそのようなシステムに本発明の線とプルアップ抵
抗器を採用すれば、不必要な電流の流れとノイズの発生
を更に除去することができよう。勿論、システムにいく
つのアドレスバッファとＳＩＭＭソケットを採用するか
という問題はコストと効率のかね合いとなる。とにかく
、ある１個のアドレスバッファに関連するいくつかのソ
ケットが全部空であるような場合にはすべて、本発明に
よりシステム性能が改善されるであろう。その他多くの
修正や変形が可能である。したがって、本発明の範囲内
で、ここで例示した以外のやり方で本発明を実施するこ
とができよう。
【図１】本発明のメモリ回路が採用されるコンピュータ
システムのブロック図。
システムのブロック図。
【図２】図１のコンピュータシステムに用いられたプロ
セッサモジュールのブロック図。
セッサモジュールのブロック図。
【図３】図１のコンピュータシステムに用いられたメモ
リモジュールのブロック図。
リモジュールのブロック図。
【図４】従来技術のメモリ回路のブロック図。
【図５】本発明によるメモリ回路のブロック図。
【図６】本発明によるメモリ回路に使用するために改良
されたＤＲＡＭ ＳＩＭＭの概略図。
されたＤＲＡＭ ＳＩＭＭの概略図。
６ プロセッサモジュール
１０ メモリカード
７０，７２，７４ アドレスバッファ７８，８０，８
２，８４，８６，８８ ＳＩＭＭソケット １０４，１０６，１０８ 出力イネーブルピン１２８
ＳＩＭＭ １３０，１３２…１３４ ＤＲＡＭ １４６ ＰＲＥＳピン
２，８４，８６，８８ ＳＩＭＭソケット １０４，１０６，１０８ 出力イネーブルピン１２８
ＳＩＭＭ １３０，１３２…１３４ ＤＲＡＭ １４６ ＰＲＥＳピン
Claims (25)
- 【請求項１】 データ処理システムにおいて使用され
、アドレス信号によりアクセスされるメモリ回路におい
て、メモリモジュールが装着されるとは限らないが、少
なくとも１個のメモリモジュール用の相互接続手段と、
前記少なくとも１個のメモリモジュールが前記相互接続
手段に装着されているときにのみアドレス信号を前記相
互接続手段に送る手段と、を含むことを特徴とする、メ
モリ回路。 - 【請求項２】 請求項１記載のメモリ回路において、
前記相互接続手段にアドレス信号を送るために、接続さ
れた少なくとも１個のアドレスバッファを更に含むこと
を特徴とする、メモリ回路。 - 【請求項３】 請求項２記載のメモリ回路において、
前記相互接続手段は前記少なくとも１個のメモリモジュ
ールが装着できるソケットを含むことを特徴とする、メ
モリ回路。 - 【請求項４】 請求項３記載のメモリ回路において、
前記少なくとも１個のメモリモジュールが前記相互接続
手段に装着されているときにのみアドレス信号を前記相
互接続手段に送る前記手段は、もしメモリモジュールが
前記ソケットに装着されてなければ、前記少なくとも１
個のアドレスバッファがアドレス信号を送るのを不能に
する手段を含むことを特徴とする、メモリ回路。 - 【請求項５】 請求項２記載のメモリ回路において、
前記相互接続手段は、別々のメモリモジュールが装着で
きる少なくとも２個のソケットを含み、該少なくとも２
個のソケットは１個のアドレスバッファで駆動されるこ
とを特徴とする、メモリ回路。 - 【請求項６】 請求項５記載のメモリ回路において、
前記少なくとも２個のソケットは前記メモリ回路内にシ
ングル・インライン・メモリモジュール（ＳＩＭＭ）を
受けて相互接続するようになっていることを特徴とする
、メモリ回路。 - 【請求項７】 請求項６記載のメモリ回路において、
前記少なくとも２個のソケットは少なくとも２個のＳＩ
ＭＭを相互接続し、該各ＳＩＭＭはそのメモリセルを形
成する複数個のＤＲＡＭを含むことを特徴とする、メモ
リ回路。 - 【請求項８】 請求項７記載のメモリ回路において、
前記少なくとも２個のソケットに装着された前記ＤＲＡ
Ｍ ＳＩＭＭは、接地されたＰＲＥＳピンを有するこ
とを特徴とする、メモリ回路。 - 【請求項９】 請求項８記載のメモリ回路において、
前記１個のアドレスバッファは出力イネーブルピンを有
することを特徴とする、メモリ回路。 - 【請求項１０】 請求項９記載の装置において、前記
少なくとも１個のメモリモジュールが前記相互接続手段
に装着されているときにのみアドレス信号を前記相互接
続手段に送る手段は、もし前記相互接続手段にＤＲＡＭ
ＳＩＭＭが１個も装着されていなければ、前記１個
のアドレスバッファをディスエーブルにする手段を含み
、該ディスエーブルにする手段は、前記１個のアドレス
バッファの前記出力イネーブルピンを、前記少なくとも
２個のソケットのいずれか一方または両方に装着される
ＤＲＡＭ ＳＩＭＭの接地されたＰＲＥＳピンに、相
互接続する導体を含むことを特徴とする、メモリ回路。 - 【請求項１１】 請求項１０記載のメモリ回路におい
て、前記１個のアドレスバッファの前記出力イネーブル
ピンを、前記少なくとも２個のソケットに装着されたＤ
ＲＡＭ ＳＩＭＭの接地されたＰＲＥＳピンに、相互
接続する前記線は、プルアップ抵抗器を含むことを特徴
とする、メモリ回路。 - 【請求項１２】 プロセッサと、該プロセッサに作動
的に接続されたメモリと、該メモリに作動的に接続され
たメモリコントローラと、を含むコンピュータシステム
において、前記メモリは、メモリモジュールが装着され
るとは限らないが、少なくとも１個のメモリモジュール
用の相互接続手段と、前記少なくとも１個のメモリモジ
ュールが前記相互接続手段に装着されているときにのみ
アドレス信号を前記相互接続手段に送る手段と、を含む
ことを特徴とする、コンピュータシステム。 - 【請求項１３】 請求項１２記載のコンピュータシス
テムにおいて、前記メモリは、前記相互接続手段にアド
レス信号を送るために接続された少なくとも１個のアド
レスバッファを更に含むことを特徴とする、コンピュー
タシステム。 - 【請求項１４】 請求項１３記載のコンピュータシス
テムにおいて、前記相互接続手段は前記少なくとも１個
のメモリモジュールが装着できるソケットを含むことを
特徴とする、コンピュータシステム。 - 【請求項１５】 請求項１４記載のコンピュータシス
テムにおいて、前記少なくとも１個のメモリモジュール
が前記相互接続手段に装着されているときにのみアドレ
ス信号を前記相互接続手段に送る前記手段は、もしメモ
リモジュールが前記ソケットに装着されてなければ、前
記少なくとも１個のアドレスバッファがアドレス信号を
送るのを不能にする手段を含むことを特徴とする、コン
ピュータシステム。 - 【請求項１６】 請求項１５記載のコンピュータシス
テムにおいて、前記相互接続手段は、別々のメモリモジ
ュールが装着できる少なくとも２個のソケットを含み、
該少なくとも２個のソケットは１個のアドレスバッファ
で駆動されることを特徴とする、コンピュータシステム
。 - 【請求項１７】 請求項１６記載のコンピュータシス
テムにおいて、前記少なくとも２個のソケットは前記メ
モリ回路内にシングル・インライン・メモリモジュール
（ＳＩＭＭ）を受けて相互接続するようになっているこ
とを特徴とする、コンピュータシステム。 - 【請求項１８】 請求項１７記載のコンピュータシス
テムにおいて、前記少なくとも２個のソケットは少なく
とも２個のＳＩＭＭを相互接続し、該各ＳＩＭＭはその
メモリセルを形成する複数個のＤＲＡＭを含むことを特
徴とする、コンピュータシステム。 - 【請求項１９】 請求項１８記載のコンピュータシス
テムにおいて、前記少なくとも２個のソケットに装着さ
れた前記ＤＲＡＭ ＳＩＭＭは、接地されたＰＲＥＳ
ピンを有することを特徴とする、コンピュータシステム
。 - 【請求項２０】 請求項１９記載のコンピュータシス
テムにおいて、前記１個のアドレスバッファは出力イネ
ーブルピンを有することを特徴とする、コンピュータシ
ステム。 - 【請求項２１】 請求項２０記載のコンピュータシス
テムにおいて、前記少なくとも１個のメモリモジュール
が前記相互接続手段に装着されているときにのみアドレ
ス信号を前記相互接続手段に送る手段は、もし前記相互
接続手段にＤＲＡＭＳＩＭＭが１個も装着されてなけれ
ば、前記１個のアドレスバッファをディスエーブルにす
る手段を含み、該ディスエーブルにする手段は、前記１
個のアドレスバッファの前記出力イネーブルピンを、前
記少なくとも２個のソケットのいずれか一方または両方
に装着されるＤＲＡＭ ＳＩＭＭの接地されたＰＲＥ
Ｓピンに、相互接続する導体を含むことを特徴とする、
コンピュータシステム。 - 【請求項２２】 請求項２１記載のコンピュータシス
テムにおいて、前記１個のアドレスバッファの出力イネ
ーブルピンを、前記少なくとも２個のソケットに装着さ
れたＤＲＡＭ ＳＩＭＭの接地されたＰＲＥＳピンに
、相互接続する前記線は、プルアップ抵抗器を含むこと
を特徴とする、コンピュータシステム。 - 【請求項２３】 請求項２２記載のコンピュータシス
テムにおいて、前記メモリは、前記相互接続手段に作動
的に接続されたＲＡＳ，ＣＡＳおよびリフレッシュコン
トローラ手段を更に含むことを特徴とする、コンピュー
タシステム。 - 【請求項２４】 関連するメモリモジュールを有する
とは限らないメモリモジュール用の相互接続手段をアド
レスする方法において、前記相互接続手段に送るアドレ
ス信号を少なくとも１個のアドレスバッファに記憶する
段階と、もし前記相互接続手段にそれと関連するメモリ
モジュールが１個も装着されていなければ、前記少なく
とも１個のアドレスバッファをディスエーブルにする段
階と、を含むことを特徴とする、アドレス方法。 - 【請求項２５】 請求項２４記載の方法において、も
し前記相互接続手段にそれと関連するメモリモジュール
が１個も装着されてなければ、前記少なくとも１個のア
ドレスバッファをディスエーブルする前記段階は、もし
前記相互接続手段にそれと関連するメモリモジュールが
１個も装着されてなければ、前記アドレスバッファの出
力イネーブル端子をハイにする段階を含むことを特徴と
する、アドレス方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/540,651 US5241643A (en) | 1990-06-19 | 1990-06-19 | Memory system and associated method for disabling address buffers connected to unused simm slots |
| US540651 | 1990-06-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233046A true JPH04233046A (ja) | 1992-08-21 |
Family
ID=24156371
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3147600A Pending JPH04233046A (ja) | 1990-06-19 | 1991-06-19 | メモリモジュール用のアドレスをイネーブルする方法及びその装置 |
| JP005760U Pending JPH08756U (ja) | 1990-06-19 | 1995-06-12 | メモリモジュール用のアドレスをイネーブルする装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP005760U Pending JPH08756U (ja) | 1990-06-19 | 1995-06-12 | メモリモジュール用のアドレスをイネーブルする装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5241643A (ja) |
| EP (1) | EP0462786B1 (ja) |
| JP (2) | JPH04233046A (ja) |
| DE (1) | DE69131948T2 (ja) |
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| JPH0715665B2 (ja) * | 1991-06-10 | 1995-02-22 | インターナショナル・ビジネス・マシーンズ・コーポレイション | パーソナルコンピユータ |
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- 1995-06-12 JP JP005760U patent/JPH08756U/ja active Pending
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