JPH0210456A - Ｉ／ｏアドレス割付方法 - Google Patents
Ｉ／ｏアドレス割付方法Info
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- JPH0210456A JPH0210456A JP16156088A JP16156088A JPH0210456A JP H0210456 A JPH0210456 A JP H0210456A JP 16156088 A JP16156088 A JP 16156088A JP 16156088 A JP16156088 A JP 16156088A JP H0210456 A JPH0210456 A JP H0210456A
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- JP
- Japan
- Prior art keywords
- address
- signal
- option
- slot
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ワードプロセッサのオプションデバイス等の
ためアドレス空間を割り付けるＩ／Ｏアドレス割付方法
に関する。
ためアドレス空間を割り付けるＩ／Ｏアドレス割付方法
に関する。
〈従来の技術〉
従来、ワードプロセッサには、追加の仮名漢字変換辞書
メモリ等の種々のオプション基板か備えられており、こ
のオプション基板は、ワードプロセッサに収容手段とし
て設けられたマザーポートの多数のス〔７ツトに挿入さ
れて接続される。そして、ワードプロセッサのＣＰＵは
、これらのスロットに仲人されたオプション基板のデバ
イスに、次のようにしてＩ／Ｏアドレス空間を割り付け
ている。
メモリ等の種々のオプション基板か備えられており、こ
のオプション基板は、ワードプロセッサに収容手段とし
て設けられたマザーポートの多数のス〔７ツトに挿入さ
れて接続される。そして、ワードプロセッサのＣＰＵは
、これらのスロットに仲人されたオプション基板のデバ
イスに、次のようにしてＩ／Ｏアドレス空間を割り付け
ている。
即し、例えばオプションデバイス用のＩ／Ｏアドレス空
間が８０００ ｏ〜ＢＦＦ’ＦＨの１６ Ｋ １３であ
り、オプションデバイス（オプション基板）総数か１６
である場合、ＣＩ） Ｕは、各オプションデバイスに割
り付けるべきアドレス数を１６ＫＢ／Ｉ ６＝ＩＫＩ３
として、デバイスｌに８０００Ｈ〜８３Ｆ Ｆ ｕ 、
デバイス２に８’ ４００ ｏ〜８７ Ｆ Ｆ Ｈデバ
イス番号にｒ３ｃＯＯＨ−ＢＦＦＦｏという具合に、順
次ＩＫＦ３才つアドレスを割り付ける。
間が８０００ ｏ〜ＢＦＦ’ＦＨの１６ Ｋ １３であ
り、オプションデバイス（オプション基板）総数か１６
である場合、ＣＩ） Ｕは、各オプションデバイスに割
り付けるべきアドレス数を１６ＫＢ／Ｉ ６＝ＩＫＩ３
として、デバイスｌに８０００Ｈ〜８３Ｆ Ｆ ｕ 、
デバイス２に８’ ４００ ｏ〜８７ Ｆ Ｆ Ｈデバ
イス番号にｒ３ｃＯＯＨ−ＢＦＦＦｏという具合に、順
次ＩＫＦ３才つアドレスを割り付ける。
〈発明が解決しようとする課題〉
ところが、上記従来のワードプロセッザの１／Ｏアドレ
ス割付方法は、全Ｉ／Ｏアドレス空間をオプションデバ
イスの総数で単に除して得られるアドレス数ずつ、各オ
プションデバイスにアドレスを割り付けていくものであ
るため、オプションデバイス数が多くなると、実装する
オプションデバイス数に関係なくＩデバイス当りに割り
付けられるアドレス数が一律に少なくなるという欠点が
ある。即ち、萌述の例でいえば、マザーボードに実装可
能なスロット数が４つしかなく、１デバイスに１６ＫＢ
／４ ＝４ＫＢずつアドレスを割り付す得るにも拘わら
ず、アドレスの割り付けをオプションデバイスの総数１
６で行っているため、１デバイス当りＩＫＢずつしか割
り付けられないという欠点がある。また、各オプション
デバイスが必要とするアドレス数は、大小様々でしかも
必ずしも既知とは限らないから、上述のようなデバイス
総数による一律なアドレス割付方法は、オプションデバ
イス側に規模の制限を加え、ワードプロセッザの回路設
計を制限するという欠点がある。
ス割付方法は、全Ｉ／Ｏアドレス空間をオプションデバ
イスの総数で単に除して得られるアドレス数ずつ、各オ
プションデバイスにアドレスを割り付けていくものであ
るため、オプションデバイス数が多くなると、実装する
オプションデバイス数に関係なくＩデバイス当りに割り
付けられるアドレス数が一律に少なくなるという欠点が
ある。即ち、萌述の例でいえば、マザーボードに実装可
能なスロット数が４つしかなく、１デバイスに１６ＫＢ
／４ ＝４ＫＢずつアドレスを割り付す得るにも拘わら
ず、アドレスの割り付けをオプションデバイスの総数１
６で行っているため、１デバイス当りＩＫＢずつしか割
り付けられないという欠点がある。また、各オプション
デバイスが必要とするアドレス数は、大小様々でしかも
必ずしも既知とは限らないから、上述のようなデバイス
総数による一律なアドレス割付方法は、オプションデバ
イス側に規模の制限を加え、ワードプロセッザの回路設
計を制限するという欠点がある。
そこで、本発明の目的は、Ｉ／Ｏアドレス空間をオプシ
ョンデバイスの総数でなく実装可能なスロット数で分割
することにより、各実装オプションデバイスに広いアド
レスを割り付けることができ、オプションデバイスの規
模の制限や主電子機器の回路設計の制限を緩和すること
ができろ■／Ｏアドレス割付方法を提供することである
。
ョンデバイスの総数でなく実装可能なスロット数で分割
することにより、各実装オプションデバイスに広いアド
レスを割り付けることができ、オプションデバイスの規
模の制限や主電子機器の回路設計の制限を緩和すること
ができろ■／Ｏアドレス割付方法を提供することである
。
〈課題を解決するための手段〉
−に記目的を達成するため、本発明のＩ／Ｏアドレス割
付方法は、オプション基板を収容する収容手段のスロッ
トに、スロット番号を表わすデジタルのスロット識別信
号が供給されるピンを設け、」−記オプション基板に、
上記ピンを介して入力されるスロット識別信号とアドレ
ス信号に基づいて自分が選択されたか否かを判別する選
択判別手段と、この選択判別手段からの肯定信号に基づ
いて、そのオプンヨン基板に固有のデバイス番号を表わ
すデータ信号を出力するデバイス番号出力手段とを備え
たＩ／Ｏアドレス割付装置において、オプション基板を
収容するために設けられたスロットの数によってＩ／Ｏ
アドレス空間を各オプションデバイスに割り付けるよう
にしたことを特徴とする。
付方法は、オプション基板を収容する収容手段のスロッ
トに、スロット番号を表わすデジタルのスロット識別信
号が供給されるピンを設け、」−記オプション基板に、
上記ピンを介して入力されるスロット識別信号とアドレ
ス信号に基づいて自分が選択されたか否かを判別する選
択判別手段と、この選択判別手段からの肯定信号に基づ
いて、そのオプンヨン基板に固有のデバイス番号を表わ
すデータ信号を出力するデバイス番号出力手段とを備え
たＩ／Ｏアドレス割付装置において、オプション基板を
収容するために設けられたスロットの数によってＩ／Ｏ
アドレス空間を各オプションデバイスに割り付けるよう
にしたことを特徴とする。
〈作用〉
いま、例えば収容手段に４つのスロットが設けられ、１
〜４番スロットの例えば下位２本のピンに夫々類に“０
０”、“０ビ、“／Ｏ”、“Ｉビのスロット識別信号が
供給されているものとする。そして、例えば１．２番ス
ロットに夫々オプション基板が収容されたとする。する
と、上記各オブンヨン基板の選択判別手段は、ピンを介
して入力されるスロット識別信号とアドレス信号に基づ
いて自分が選択されたか否かを判別し、自分が選択され
たと判別するとデバイス番号出力手段に肯定信号を出力
する。デバイス番号出力手段は、上記肯定信号と上記ス
ロット識別信号（“００”、“０ビ）に基づいて、自分
に固有のデバイス番号を表わすデータ信号を収容手段側
へ出力する。そして、オプンヨン基板を収容するために
設けられたスロットの数（４）によってＩ／Ｏアドレス
空間を２つのオプション基板のオプションデバイスに割
り付ける。こうして、Ｉ／Ｏアドレス空間が例えば１６
ＫＢの場合、」二層例では１．２番スロットに収容され
た２つのオプションデバイスに１６ＫＢ／４＝４ＫＢず
つアドレスが割り付けられる。従って、従来のようにオ
プションデバイス総数が１６のとき各デバイスに一律に
ＩＫＢずつアドレスを割り付けず、スロット数によって
全Ｉ／○アドレス空間を割り付けるようにしているので
、■デバイス当りに多くのアドレスを確保でき、Ｉ／Ｏ
アドレス空間を有効に活用できろ。
〜４番スロットの例えば下位２本のピンに夫々類に“０
０”、“０ビ、“／Ｏ”、“Ｉビのスロット識別信号が
供給されているものとする。そして、例えば１．２番ス
ロットに夫々オプション基板が収容されたとする。する
と、上記各オブンヨン基板の選択判別手段は、ピンを介
して入力されるスロット識別信号とアドレス信号に基づ
いて自分が選択されたか否かを判別し、自分が選択され
たと判別するとデバイス番号出力手段に肯定信号を出力
する。デバイス番号出力手段は、上記肯定信号と上記ス
ロット識別信号（“００”、“０ビ）に基づいて、自分
に固有のデバイス番号を表わすデータ信号を収容手段側
へ出力する。そして、オプンヨン基板を収容するために
設けられたスロットの数（４）によってＩ／Ｏアドレス
空間を２つのオプション基板のオプションデバイスに割
り付ける。こうして、Ｉ／Ｏアドレス空間が例えば１６
ＫＢの場合、」二層例では１．２番スロットに収容され
た２つのオプションデバイスに１６ＫＢ／４＝４ＫＢず
つアドレスが割り付けられる。従って、従来のようにオ
プションデバイス総数が１６のとき各デバイスに一律に
ＩＫＢずつアドレスを割り付けず、スロット数によって
全Ｉ／○アドレス空間を割り付けるようにしているので
、■デバイス当りに多くのアドレスを確保でき、Ｉ／Ｏ
アドレス空間を有効に活用できろ。
〈実施例〉
以下、本発明を図示の実施例により詳細に説明する。
第１図は、本発明のＩ／Ｏアドレス割付装置の一方をな
す収容手段としての図示しないマザーボードに４つ設け
たスロットの識別信号を表わしている。即ち、上記各ス
ロットは、信号線接続のための所定本数のピンを有し、
Ｉ／Ｏアドレス割付装置の他方をなすオプション基板が
挿入、固定されるが、上記所定本数のピンのうち０番と
１番のピンＳＬＯ，ＳＬＩを第１図に示すようにＧＮＤ
または＋５Ｖに接続して、そのスロット番号を表わすデ
ジタルのスロット識別信号を出力するようにしている。
す収容手段としての図示しないマザーボードに４つ設け
たスロットの識別信号を表わしている。即ち、上記各ス
ロットは、信号線接続のための所定本数のピンを有し、
Ｉ／Ｏアドレス割付装置の他方をなすオプション基板が
挿入、固定されるが、上記所定本数のピンのうち０番と
１番のピンＳＬＯ，ＳＬＩを第１図に示すようにＧＮＤ
または＋５Ｖに接続して、そのスロット番号を表わすデ
ジタルのスロット識別信号を出力するようにしている。
一方、第２図は、上記スロットに挿入、固定されるオプ
ション基板の概略ブロック図であり、このオプション基
板ｌは、スロットを介して入力されるアドレス信号と上
記スロット識別信号に基づいて自分が選択されたか否か
を判別する選択判別手段としての基板選択回路２と、こ
の基板選択回路２からの肯定信号を伝送するとともに上
記アドレス信号を解読するＩ／Ｏアドレスデコーダ３と
、このデコーダ３からの出力信号に基づいてそのオプシ
ョン基板に固有のデバイス番号を表わすデータ信号を出
力するデバイス番号出力回路４からなる。さらに、上記
マザーボード側の図示しないＣＰＵは、オプション基板
を収容するために設けられたスロットの数即ち４によっ
て、後述するようにＩ／Ｏアドレス空間を割り付ける。
ション基板の概略ブロック図であり、このオプション基
板ｌは、スロットを介して入力されるアドレス信号と上
記スロット識別信号に基づいて自分が選択されたか否か
を判別する選択判別手段としての基板選択回路２と、こ
の基板選択回路２からの肯定信号を伝送するとともに上
記アドレス信号を解読するＩ／Ｏアドレスデコーダ３と
、このデコーダ３からの出力信号に基づいてそのオプシ
ョン基板に固有のデバイス番号を表わすデータ信号を出
力するデバイス番号出力回路４からなる。さらに、上記
マザーボード側の図示しないＣＰＵは、オプション基板
を収容するために設けられたスロットの数即ち４によっ
て、後述するようにＩ／Ｏアドレス空間を割り付ける。
第３図は、オプションデバイスの全Ｉ／Ｏアドレス空間
が８０００８〜ＢＦ Ｆ Ｆ Ｈの１６ＫＩ３で、マザ
ーポートにスロットを４つ設けた場合のオプション基板
の具体例を示している。同図において、アドレス線Δ１
５〜ＡＯのうち、（Ａｌ５．Ａｌ４）には常時（１，０
）が入力され、（Ａ Ｉ ３．Ａ Ｉ ２）には第１図
のスロット識別信号（ＳＬＩ、５ＬＯ）が入力され、（
Ａｌｌ、〜、ＡＯ）には各オプションデバイスのアドレ
スを指定するアドレス信号が入力される。上記基板選択
回路２は、アドレス線Ａ１５、Ａ１４からの信号（１，
０）が入ツノされるデコーダＩＩと、スロットの１番ピ
ンＳＬＩとアドレス線△１３からの信号が入力されるＥ
ＸＯＲ素子Ｉ２と、スロットの０番ピンＳＬＯとアドレ
ス線Ａ１２からの信号が入力されるＥＸＯＲ素子１３と
、これらの反転出力の和をとるＮＡＮＤ素子１４からな
り、そのオプション基板が挿入されたスロットの識別信
号（ＳＬＩ、５ＬＯ）と同じ信号がＡ１３、Ａｌ２に入
力されたとき、自分が選択されたことを示す肯定信号た
る基板選択信号を出力する。
が８０００８〜ＢＦ Ｆ Ｆ Ｈの１６ＫＩ３で、マザ
ーポートにスロットを４つ設けた場合のオプション基板
の具体例を示している。同図において、アドレス線Δ１
５〜ＡＯのうち、（Ａｌ５．Ａｌ４）には常時（１，０
）が入力され、（Ａ Ｉ ３．Ａ Ｉ ２）には第１図
のスロット識別信号（ＳＬＩ、５ＬＯ）が入力され、（
Ａｌｌ、〜、ＡＯ）には各オプションデバイスのアドレ
スを指定するアドレス信号が入力される。上記基板選択
回路２は、アドレス線Ａ１５、Ａ１４からの信号（１，
０）が入ツノされるデコーダＩＩと、スロットの１番ピ
ンＳＬＩとアドレス線△１３からの信号が入力されるＥ
ＸＯＲ素子Ｉ２と、スロットの０番ピンＳＬＯとアドレ
ス線Ａ１２からの信号が入力されるＥＸＯＲ素子１３と
、これらの反転出力の和をとるＮＡＮＤ素子１４からな
り、そのオプション基板が挿入されたスロットの識別信
号（ＳＬＩ、５ＬＯ）と同じ信号がＡ１３、Ａｌ２に入
力されたとき、自分が選択されたことを示す肯定信号た
る基板選択信号を出力する。
また、上記Ｉ／Ｏアドレスデコーダ３は、上記基板選択
信号を受けて、アドレス線ＡＯ〜Ａｌｌに入力されるア
ドレスデータを解読してオプション基板のその番地ヘア
ドレス指定信号を出力するととらに、上記デバイス番号
出力回路４としてのバッファ１５に信号を出力し、この
出力信号を受けたバッファ１５は、そのオプション基板
に固有のデバイス番号を表わす第４図に示すようなデー
タ信号（ＯＰＯ〜○Ｐ３）をデータ線ＤＯ〜Ｄ３に出力
する。
信号を受けて、アドレス線ＡＯ〜Ａｌｌに入力されるア
ドレスデータを解読してオプション基板のその番地ヘア
ドレス指定信号を出力するととらに、上記デバイス番号
出力回路４としてのバッファ１５に信号を出力し、この
出力信号を受けたバッファ１５は、そのオプション基板
に固有のデバイス番号を表わす第４図に示すようなデー
タ信号（ＯＰＯ〜○Ｐ３）をデータ線ＤＯ〜Ｄ３に出力
する。
上記構成のＩ／Ｏアドレス割付装置の動作について、第
３図を参照しつつ次に述べる。
３図を参照しつつ次に述べる。
いま、例えば第１図に示す１．２番スロットに夫々１．
２番のオプション基板が挿入されているしのとする。そ
うすると、１番のオプション基板の基板選択回路２は、
スロットを介して入力されるスロット識別信号（ＳＬ
Ｉ、５ＬＯ＝０．Ｏ）と同じ信号がアドレス線Ａ１２〜
ＡＩ５に入力されたとき（Ａｌ２．Ａ１３．Ａ１４．Ａ
１５＝０．０．０■）、基板選択信号をＩ／Ｏアドレス
デコーダ３に出力し、次いでＩ／Ｏアドレスデコーダ３
は、アドレスデータＡＯ〜Ａｌｌを解読してオプション
基板のその番地ヘアドレス指定信号を出力するとと乙に
、バッファ１５に信号を出力する。すると、バッファ１
５は、そのオプション基板のデバイス番号（１）を表わ
すデータ信号（０，０，０，０）をデータ線ＤＯ〜Ｄ３
を介してマザーポート側に出力する。また、２番のオプ
ション基板ら同様にして、自分のデバイス番号（２）を
表わすデータ信号（０，０，０，１）をマザーボード側
に出力する。
２番のオプション基板が挿入されているしのとする。そ
うすると、１番のオプション基板の基板選択回路２は、
スロットを介して入力されるスロット識別信号（ＳＬ
Ｉ、５ＬＯ＝０．Ｏ）と同じ信号がアドレス線Ａ１２〜
ＡＩ５に入力されたとき（Ａｌ２．Ａ１３．Ａ１４．Ａ
１５＝０．０．０■）、基板選択信号をＩ／Ｏアドレス
デコーダ３に出力し、次いでＩ／Ｏアドレスデコーダ３
は、アドレスデータＡＯ〜Ａｌｌを解読してオプション
基板のその番地ヘアドレス指定信号を出力するとと乙に
、バッファ１５に信号を出力する。すると、バッファ１
５は、そのオプション基板のデバイス番号（１）を表わ
すデータ信号（０，０，０，０）をデータ線ＤＯ〜Ｄ３
を介してマザーポート側に出力する。また、２番のオプ
ション基板ら同様にして、自分のデバイス番号（２）を
表わすデータ信号（０，０，０，１）をマザーボード側
に出力する。
一方、マザーボード側の図示しないＣＰＵは、Ｉ／Ｏア
ドレス空間の８０００番地をまずリードして１番スロッ
トのオプション基板のデバイス番号（ｏ、ｏ、ｏ、ｏ）
をＤ３〜Ｄｏから読み出して、そのＩ／Ｏアドレスを８
００１番地から配置する。
ドレス空間の８０００番地をまずリードして１番スロッ
トのオプション基板のデバイス番号（ｏ、ｏ、ｏ、ｏ）
をＤ３〜Ｄｏから読み出して、そのＩ／Ｏアドレスを８
００１番地から配置する。
次に、９０００番地をリードして２番スロットのオプシ
ョン基板のデバイス番号（０，０，０，１）を同様に読
み出し、そのＩ／Ｏアドレスを９００１番地から配置す
る。仮に３番、４番スロットに乙オブソヨン基板が挿入
されていても、同様にそのＩ／Ｏアドレスをへ００１番
地、ＢＯＯ１番地から配置する。こうして、全１／Ｏア
ドレス空間が１６ＫＢである場合、これをスロット数４
で除して、各オプション基板のデバイスに４ＫＢずつア
ドレスが割り付けられる。
ョン基板のデバイス番号（０，０，０，１）を同様に読
み出し、そのＩ／Ｏアドレスを９００１番地から配置す
る。仮に３番、４番スロットに乙オブソヨン基板が挿入
されていても、同様にそのＩ／Ｏアドレスをへ００１番
地、ＢＯＯ１番地から配置する。こうして、全１／Ｏア
ドレス空間が１６ＫＢである場合、これをスロット数４
で除して、各オプション基板のデバイスに４ＫＢずつア
ドレスが割り付けられる。
従って、従来のようにオプションデバイスの総数が１６
（第４図参照）のとき各デバイスに一律にＩＫＢずつア
ドレスを割り付けず、スロット数、すなわち同時に実装
可能な数の４つのデバイスに全１／Ｏアドレス空間を割
り付けるようにしているので、ｌデバイス当りに多くの
アドレスを確保することができ、オプションデバイスの
メモリ規模に関する制限やマザーポート側の回路設計に
関する制限を大幅に緩和することができ、Ｉ／Ｏアドレ
スを有効活用することができる。また、上記実施例では
、基板選択回路２を第３図に示すように構成しているの
で、ＥＸＯＲ素子１２．１３等で入力信号にインクロッ
クをかけて、誤出力を防止することができる。
（第４図参照）のとき各デバイスに一律にＩＫＢずつア
ドレスを割り付けず、スロット数、すなわち同時に実装
可能な数の４つのデバイスに全１／Ｏアドレス空間を割
り付けるようにしているので、ｌデバイス当りに多くの
アドレスを確保することができ、オプションデバイスの
メモリ規模に関する制限やマザーポート側の回路設計に
関する制限を大幅に緩和することができ、Ｉ／Ｏアドレ
スを有効活用することができる。また、上記実施例では
、基板選択回路２を第３図に示すように構成しているの
で、ＥＸＯＲ素子１２．１３等で入力信号にインクロッ
クをかけて、誤出力を防止することができる。
なお、上記実施例では、スロット数が４で、その１．２
番スロッ］・に夫々１．２番のオプション基板を挿入し
た場合について述べたか、マザーボー１・のスロット数
は任意に選ぶことができる。また、どの番号のスロット
にどの番号のオプション基板を挿入しても上述と同様の
動作により各オプション基板（全１／Ｏアドレス空間／
スロット数）ずつ自動的にＩ／Ｏアドレス空間の割り付
けがなされる。
番スロッ］・に夫々１．２番のオプション基板を挿入し
た場合について述べたか、マザーボー１・のスロット数
は任意に選ぶことができる。また、どの番号のスロット
にどの番号のオプション基板を挿入しても上述と同様の
動作により各オプション基板（全１／Ｏアドレス空間／
スロット数）ずつ自動的にＩ／Ｏアドレス空間の割り付
けがなされる。
なお、本発明が」二足実施例に限られないのはいうまで
もない。
もない。
〈発明の効果〉
以」二の説明て明らかなように、本発明のＩ／Ｏアドレ
ス割付方法は、オプション基板を収容する収容手段のス
ロットにス〔１ット識別信号が供給されるピンを設ける
一方、オブンヨン基板の選択判別手段で、ピンを介して
入力されるスロット識別信号とアドレス信号に基づいて
自分が選択されたか否かを判別し、自分が選択されたと
判別したとき、デバイス番号出力手段で自分に固有のデ
バイス番号を表わすデータ信号を出力し、さらに収容手
段側のＣＰＵでオプション基板を収容するために設けら
れたスロットの数によってＩ／Ｏアドレス空間を各オプ
ションデバイスに割り付けるようにしているので、大き
なＩ／Ｏアドレス空間を各オプションデバイスに割り付
けることができ、総オブンヨンデバイス数によって一律
にアドレスを割り付けていた従来例に比べて、１デバイ
ス当りに多くのアドレスが確保でき、オプションデバイ
スの規模の制限、や収容手段側機器の回路設計の制限を
大幅に緩和でき、Ｉ／Ｏアドレス空間を有効に活用する
ことができる。
ス割付方法は、オプション基板を収容する収容手段のス
ロットにス〔１ット識別信号が供給されるピンを設ける
一方、オブンヨン基板の選択判別手段で、ピンを介して
入力されるスロット識別信号とアドレス信号に基づいて
自分が選択されたか否かを判別し、自分が選択されたと
判別したとき、デバイス番号出力手段で自分に固有のデ
バイス番号を表わすデータ信号を出力し、さらに収容手
段側のＣＰＵでオプション基板を収容するために設けら
れたスロットの数によってＩ／Ｏアドレス空間を各オプ
ションデバイスに割り付けるようにしているので、大き
なＩ／Ｏアドレス空間を各オプションデバイスに割り付
けることができ、総オブンヨンデバイス数によって一律
にアドレスを割り付けていた従来例に比べて、１デバイ
ス当りに多くのアドレスが確保でき、オプションデバイ
スの規模の制限、や収容手段側機器の回路設計の制限を
大幅に緩和でき、Ｉ／Ｏアドレス空間を有効に活用する
ことができる。
第１図は本発明のＩ／Ｏアドレス割付装置の一方をなす
収容手段のスロットの識別信号を示す図、第２図は上記
Ｉ／Ｏアドレス割付装置の他方をなすオプション基板の
概略ブロック図、第３図は上記オプション基板の具体例
を示す図、第４図は上記オプション基板から出力される
データ信号を示す図である。 ｌ・オプション基板、２・・・基板選択回路、３ ・Ｉ
／Ｏアドレスデコーダ、 ４・・・デバイス番号出力回路。
収容手段のスロットの識別信号を示す図、第２図は上記
Ｉ／Ｏアドレス割付装置の他方をなすオプション基板の
概略ブロック図、第３図は上記オプション基板の具体例
を示す図、第４図は上記オプション基板から出力される
データ信号を示す図である。 ｌ・オプション基板、２・・・基板選択回路、３ ・Ｉ
／Ｏアドレスデコーダ、 ４・・・デバイス番号出力回路。
Claims (1)
- （１）収容手段のスロットに、スロット番号を表わすデ
ジタルのスロット識別信号が供給されるピンを設け、オ
プション基板に、上記ピンを介して入力されるスロット
識別信号とアドレス信号に基づいて自分が選択されたか
否かを判別する選択判別手段と、この選択判別手段から
の肯定信号に基づいて、そのオプション基板に固有のデ
バイス番号を表わすデータ信号を出力するデバイス番号
出力手段とを設けたＩ／Ｏ割付装置において、オプショ
ン基板を収容するために設けられたスロットの数によっ
てＩ／Ｏアドレス空間を各オプションデバイスに割り付
けるようにしたことを特徴とするＩ／Ｏアドレス割付方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16156088A JPH0210456A (ja) | 1988-06-28 | 1988-06-28 | Ｉ／ｏアドレス割付方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16156088A JPH0210456A (ja) | 1988-06-28 | 1988-06-28 | Ｉ／ｏアドレス割付方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210456A true JPH0210456A (ja) | 1990-01-16 |
Family
ID=15737430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16156088A Pending JPH0210456A (ja) | 1988-06-28 | 1988-06-28 | Ｉ／ｏアドレス割付方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210456A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182151A (en) * | 1989-07-10 | 1993-01-26 | Sumitomo Chemical Company, Limited | Thermoplastic resin composition |
| WO1997049040A1 (en) * | 1996-06-20 | 1997-12-24 | Sega Enterprises, Ltd. | Game device, peripheral device and relay device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62126454A (ja) * | 1985-11-27 | 1987-06-08 | Yokogawa Electric Corp | 情報処理装置 |
-
1988
- 1988-06-28 JP JP16156088A patent/JPH0210456A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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