JPH04233241A - 高耐圧電界効果トランジスタ - Google Patents
高耐圧電界効果トランジスタInfo
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- JPH04233241A JPH04233241A JP40896090A JP40896090A JPH04233241A JP H04233241 A JPH04233241 A JP H04233241A JP 40896090 A JP40896090 A JP 40896090A JP 40896090 A JP40896090 A JP 40896090A JP H04233241 A JPH04233241 A JP H04233241A
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- Japan
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- doped
- gaas
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- semiconductor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，特に化合物半導体から
なる電界効果トランジスタに関する。
なる電界効果トランジスタに関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）には，
金属／酸化物／半導体（ＭＯＳ）ＦＥＴ，ｐｎ接合ＦＥ
Ｔ，ショットキ接合を利用した金属／半導体（ＭＥＳ）
ＦＥＴなど，種々の形態のものが存在する。特に，ガリ
ウムヒ素（ＧａＡｓ）を中心とした化合物半導体ではＭ
ＥＳＦＥＴの形態が用いられ，高速性に優れたマイクロ
波トランジスタとして広く用いられている。最近では，
半導体ヘテロ接合と変調ドーピング技術とにより形成さ
れる２次元電子ガスを利用した高電子移動度トランジス
タ（ＨＥＭＴ）が製作されている。このトランジスタも
またショットキ接合を利用したＭＥＳＦＥＴの一種であ
る。
金属／酸化物／半導体（ＭＯＳ）ＦＥＴ，ｐｎ接合ＦＥ
Ｔ，ショットキ接合を利用した金属／半導体（ＭＥＳ）
ＦＥＴなど，種々の形態のものが存在する。特に，ガリ
ウムヒ素（ＧａＡｓ）を中心とした化合物半導体ではＭ
ＥＳＦＥＴの形態が用いられ，高速性に優れたマイクロ
波トランジスタとして広く用いられている。最近では，
半導体ヘテロ接合と変調ドーピング技術とにより形成さ
れる２次元電子ガスを利用した高電子移動度トランジス
タ（ＨＥＭＴ）が製作されている。このトランジスタも
またショットキ接合を利用したＭＥＳＦＥＴの一種であ
る。
【０００３】
【発明が解決しようとする課題】従来，ショットキゲー
トの逆方向耐圧の向上およびバリア高さの上昇は，その
ゲート界面近傍の半導体不純物濃度を低減させたりノン
ドープ半導体層を挿入したりすることにより，ショット
キ界面での電界強度を低下させるという方法で行なわれ
ていた。しかし，低不純物層やノンドープ層を挿入する
ことは，ゲートとチャネルとの間の距離を実質的に増加
させることになり，トランスコンダクタンスを低下させ
，ＦＥＴの特性を損なうという問題があった。
トの逆方向耐圧の向上およびバリア高さの上昇は，その
ゲート界面近傍の半導体不純物濃度を低減させたりノン
ドープ半導体層を挿入したりすることにより，ショット
キ界面での電界強度を低下させるという方法で行なわれ
ていた。しかし，低不純物層やノンドープ層を挿入する
ことは，ゲートとチャネルとの間の距離を実質的に増加
させることになり，トランスコンダクタンスを低下させ
，ＦＥＴの特性を損なうという問題があった。
【０００４】他方，より高性能なＧａＡｓＭＥＳＦＥＴ
やガリウム・ヒ素／アルミニウム・ガリウム・ヒ素（Ｇ
ａＡｓ／ＡｌＧａＡｓ）ＨＥＭＴを製作するためには，
トランスコンダクタンスを向上することが不可欠となる
。トランスコンダクタンスを向上させるには，一般的に
は半導体層内のドーピング不純物濃度を高めることが有
効である。しかし，この場合，ショットキ接合を形成す
る金属／半導体界面での電界強度が増加する。界面の電
界強度が増加すると，ショットキゲートの逆方向耐圧の
低下やショットキゲートのバリア高さの低下を招き，マ
イクロ波トランジスタの性能を著しく損なう。さらに，
例えばＧａＡｓよりも高い電子移動度が得られるインジ
ウム・ガリウム・ヒ素（ＩｎＧａＡｓ）やインジウム・
ヒ素（ＩｎＡｓ）を用いるＦＥＴやＨＥＭＴにおいては
，このゲート耐圧の低下やバリア高さの低下がより顕著
となる。特にＩｎＡｓ混晶は禁制帯幅が小さく，また，
原子レベルのオーダの組成不均一性が存在するため，金
属／半導体界面にノンドープ層を挿入しても，注入され
たホット電子による電子の増倍作用が発生し，ショット
キゲートで逆方向リーク電流が増加する。このため，特
に禁制帯幅の小さい半導体ＦＥＴでは，ゲートの耐圧性
の向上が重要な課題となっている。
やガリウム・ヒ素／アルミニウム・ガリウム・ヒ素（Ｇ
ａＡｓ／ＡｌＧａＡｓ）ＨＥＭＴを製作するためには，
トランスコンダクタンスを向上することが不可欠となる
。トランスコンダクタンスを向上させるには，一般的に
は半導体層内のドーピング不純物濃度を高めることが有
効である。しかし，この場合，ショットキ接合を形成す
る金属／半導体界面での電界強度が増加する。界面の電
界強度が増加すると，ショットキゲートの逆方向耐圧の
低下やショットキゲートのバリア高さの低下を招き，マ
イクロ波トランジスタの性能を著しく損なう。さらに，
例えばＧａＡｓよりも高い電子移動度が得られるインジ
ウム・ガリウム・ヒ素（ＩｎＧａＡｓ）やインジウム・
ヒ素（ＩｎＡｓ）を用いるＦＥＴやＨＥＭＴにおいては
，このゲート耐圧の低下やバリア高さの低下がより顕著
となる。特にＩｎＡｓ混晶は禁制帯幅が小さく，また，
原子レベルのオーダの組成不均一性が存在するため，金
属／半導体界面にノンドープ層を挿入しても，注入され
たホット電子による電子の増倍作用が発生し，ショット
キゲートで逆方向リーク電流が増加する。このため，特
に禁制帯幅の小さい半導体ＦＥＴでは，ゲートの耐圧性
の向上が重要な課題となっている。
【０００５】本発明はこのような現状に鑑みてなされた
ものであり，その目的とするところは，上記問題点を解
消し，トランスコンダクタンスを低下させることなくゲ
ート耐圧が向上したＦＥＴを提供することにある。
ものであり，その目的とするところは，上記問題点を解
消し，トランスコンダクタンスを低下させることなくゲ
ート耐圧が向上したＦＥＴを提供することにある。
【０００６】
【課題を解決するための手段】本発明の高耐圧電界効果
トランジスタは，チャネル半導体層の上に高抵抗半導体
層を形成し，該高抵抗半導体層の上にショットキゲート
を形成したことを特徴としており，そのことにより上記
目的が達成される。
トランジスタは，チャネル半導体層の上に高抵抗半導体
層を形成し，該高抵抗半導体層の上にショットキゲート
を形成したことを特徴としており，そのことにより上記
目的が達成される。
【０００７】
【作用】本発明者が種々の半導体に対してその不純物ド
ーピング量と逆方向電流特性を調べた結果，比較的低い
不純物濃度の半導体層であっても，ショットキダイオー
ドを流れる電流は，低電界では Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｉｍトンネル電流に支配されていること，および
，高電界ではホット電子のトンネリングにより電流が雪
崩的に急増することを見い出した。また，この現象は三
元混晶や禁制帯幅の小さい半導体層で特に起こりやすい
ことも見い出した。従って，ショットキダイオードの逆
方向電流を低減するためには，電子のトンネリングを低
減することに加えて，電子の拡散長を低減し，雪崩的な
キャリヤの増殖を抑制することが重要であることがわか
った。
ーピング量と逆方向電流特性を調べた結果，比較的低い
不純物濃度の半導体層であっても，ショットキダイオー
ドを流れる電流は，低電界では Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｉｍトンネル電流に支配されていること，および
，高電界ではホット電子のトンネリングにより電流が雪
崩的に急増することを見い出した。また，この現象は三
元混晶や禁制帯幅の小さい半導体層で特に起こりやすい
ことも見い出した。従って，ショットキダイオードの逆
方向電流を低減するためには，電子のトンネリングを低
減することに加えて，電子の拡散長を低減し，雪崩的な
キャリヤの増殖を抑制することが重要であることがわか
った。
【０００８】そのため，本発明では，ショットキ金属と
，キャリヤを供給するためのドーピングしたチャネル半
導体層との間に，ノンドープ層よりも高い抵抗を有する
半導体層（高抵抗半導体層）を挿入する。これにより，
ゲートからチャネル半導体層への電子の流入／増殖を抑
制する。
，キャリヤを供給するためのドーピングしたチャネル半
導体層との間に，ノンドープ層よりも高い抵抗を有する
半導体層（高抵抗半導体層）を挿入する。これにより，
ゲートからチャネル半導体層への電子の流入／増殖を抑
制する。
【０００９】具体的には，チャネル半導体層のエピタキ
シャル成長中にＣｒ，Ｆｅ，Ｎｉなどの深いアクセプタ
を形成する不純物を添加することにより，電界強度の低
下を図る。深いアクセプタを形成する不純物としては，
遷移金属を用いることが好ましい。また，この遷移金属
の添加量は，０．０１から１０ｐｐｍ程度とすることが
好ましい。
シャル成長中にＣｒ，Ｆｅ，Ｎｉなどの深いアクセプタ
を形成する不純物を添加することにより，電界強度の低
下を図る。深いアクセプタを形成する不純物としては，
遷移金属を用いることが好ましい。また，この遷移金属
の添加量は，０．０１から１０ｐｐｍ程度とすることが
好ましい。
【００１０】これにより電子の増殖作用を効果的に抑制
することができ，チャネル半導体層の厚さを小さくする
ことができる。表１は，種々の半導体層毎に，添加不純
物種および添加濃度を変え，低電界および高電界での比
抵抗を測定した結果を示すものである。
することができ，チャネル半導体層の厚さを小さくする
ことができる。表１は，種々の半導体層毎に，添加不純
物種および添加濃度を変え，低電界および高電界での比
抵抗を測定した結果を示すものである。
【００１１】
【表１】
【００１２】表１に示される通り，不純物を添加しない
ノンドープＧａＡｓやノンドープＩｎＧａＡｓの比抵抗
は通常１０４〜１０６程度であるが，高電界下において
はその抵抗値は約１桁低下する。他方，Ｃｒを添加した
ＧａＡｓ，ＡｌＧａＡｓ，ＩｎＧａＡｓ，ＡｌＩｎＡｓ
半導体層やＦｅを添加したＩｎＰ，ＧａＩｎＰ半導体層
などでは，不純物を添加すると比抵抗は１０６〜１０９
程度となり，高電界下においても比抵抗はそれほど低下
しない。
ノンドープＧａＡｓやノンドープＩｎＧａＡｓの比抵抗
は通常１０４〜１０６程度であるが，高電界下において
はその抵抗値は約１桁低下する。他方，Ｃｒを添加した
ＧａＡｓ，ＡｌＧａＡｓ，ＩｎＧａＡｓ，ＡｌＩｎＡｓ
半導体層やＦｅを添加したＩｎＰ，ＧａＩｎＰ半導体層
などでは，不純物を添加すると比抵抗は１０６〜１０９
程度となり，高電界下においても比抵抗はそれほど低下
しない。
【００１３】このような高抵抗層をショットキ金属とチ
ャネル半導体層との間に挿入することにより，ゲートの
リーク電流を低減することができる。しかも，高抵抗層
を薄くすることができるので，ＦＥＴのトランスコンダ
クタンスを向上することもできる。
ャネル半導体層との間に挿入することにより，ゲートの
リーク電流を低減することができる。しかも，高抵抗層
を薄くすることができるので，ＦＥＴのトランスコンダ
クタンスを向上することもできる。
【００１４】なお，チャネル半導体層は単層であっても
よいし，複数の半導体層から構成されるものであっても
よい。チャネル半導体層が複数の半導体層から構成され
る場合には，少なくとも１層にドナーまたはアクセプタ
となる不純物を添加し，かつ，他の少なくとも１層には
そのようなドナーまたはアクセプタを添加しないように
することができる。また，チャネル半導体層上に高抵抗
層を形成した後，ゲートを置く前に，遷移金属を含まな
い厚さ１０ｎｍ以下の半導体層を形成してもよい。半導
体層の形成には，例えば，分子線エピタキシャル法（Ｍ
ＢＥ），有機金属気相成長法（ＭＯＣＶＤ），液相エピ
タキシャル法（ＬＰＥ）などの成長技術を用いることが
できる。
よいし，複数の半導体層から構成されるものであっても
よい。チャネル半導体層が複数の半導体層から構成され
る場合には，少なくとも１層にドナーまたはアクセプタ
となる不純物を添加し，かつ，他の少なくとも１層には
そのようなドナーまたはアクセプタを添加しないように
することができる。また，チャネル半導体層上に高抵抗
層を形成した後，ゲートを置く前に，遷移金属を含まな
い厚さ１０ｎｍ以下の半導体層を形成してもよい。半導
体層の形成には，例えば，分子線エピタキシャル法（Ｍ
ＢＥ），有機金属気相成長法（ＭＯＣＶＤ），液相エピ
タキシャル法（ＬＰＥ）などの成長技術を用いることが
できる。
【００１５】
【実施例】本発明を実施例について以下に説明する。
【００１６】図１に本発明の一実施例であるＧａＡｓＭ
ＥＳＦＥＴの断面構造を示す。このＦＥＴの製造方法は
次の通りである。まず半導体ＧａＡｓ基板１１上に，分
子線エピタキシャル法（ＭＢＥ）を用いて，ノンドープ
ＧａＡｓ層（バッファ層）１２（膜厚１μｍ），Ｓｉド
ープＧａＡｓ層（ｎ型チャネル層）１３（キャリヤ濃度
１０１８，膜厚０．１μｍ），およびＣｒドープＧａＡ
ｓ層（高抵抗層）１４（Ｃｒ濃度３ｐｐｍ，膜厚０．０
５μｍ）の各層を形成する。ここで，高抵抗層形成のた
めのＣｒ分子線の供給は，Ｇａ，Ａｓ，Ｓｉと同様，固
体ソースを入れたクヌーセンセルを用いる。分子線エピ
タキシャル法において，結晶表面へのＣｒの偏析を防ぐ
ためには，Ｃｒのセルシャッタを閉じた後，ノンドープ
のＧａＡｓを１０ｎｍ以下の膜厚で堆積させることが有
効である。
ＥＳＦＥＴの断面構造を示す。このＦＥＴの製造方法は
次の通りである。まず半導体ＧａＡｓ基板１１上に，分
子線エピタキシャル法（ＭＢＥ）を用いて，ノンドープ
ＧａＡｓ層（バッファ層）１２（膜厚１μｍ），Ｓｉド
ープＧａＡｓ層（ｎ型チャネル層）１３（キャリヤ濃度
１０１８，膜厚０．１μｍ），およびＣｒドープＧａＡ
ｓ層（高抵抗層）１４（Ｃｒ濃度３ｐｐｍ，膜厚０．０
５μｍ）の各層を形成する。ここで，高抵抗層形成のた
めのＣｒ分子線の供給は，Ｇａ，Ａｓ，Ｓｉと同様，固
体ソースを入れたクヌーセンセルを用いる。分子線エピ
タキシャル法において，結晶表面へのＣｒの偏析を防ぐ
ためには，Ｃｒのセルシャッタを閉じた後，ノンドープ
のＧａＡｓを１０ｎｍ以下の膜厚で堆積させることが有
効である。
【００１７】ＣｒドープＧａＡｓ層１４の上にＷＮ膜を
膜厚０．５μｍで被覆した後，ホトリソグラフィ法によ
り長さ１μｍ，幅２０μｍのゲート１５を形成する。続
いて，イオン注入法により，３０ｋｅＶで１０１４／ｃ
ｍ２のＳｉを選択的に打ち込み，ＣｒドープＧａＡｓ層
１４を含めて，低抵抗のイオン注入層１９を形成する。 その後，この低抵抗イオン注入層１９上に，ＡｕＧｅＮ
ｉからなるソース１６およびドレイン１７電極を形成し
て，ＧａＡｓＭＥＳＦＥＴを完成する。
膜厚０．５μｍで被覆した後，ホトリソグラフィ法によ
り長さ１μｍ，幅２０μｍのゲート１５を形成する。続
いて，イオン注入法により，３０ｋｅＶで１０１４／ｃ
ｍ２のＳｉを選択的に打ち込み，ＣｒドープＧａＡｓ層
１４を含めて，低抵抗のイオン注入層１９を形成する。 その後，この低抵抗イオン注入層１９上に，ＡｕＧｅＮ
ｉからなるソース１６およびドレイン１７電極を形成し
て，ＧａＡｓＭＥＳＦＥＴを完成する。
【００１８】比較のため，図１の高抵抗のＣｒドープＧ
ａＡｓ層１４に代えて，図２に示すように，Ｃｒを添加
しないノンドープＧａＡｓ層１８を形成した従来型のウ
ェハを作成し，上記と同様の工程でＧａＡｓＭＥＳＦＥ
Ｔを作成した。
ａＡｓ層１４に代えて，図２に示すように，Ｃｒを添加
しないノンドープＧａＡｓ層１８を形成した従来型のウ
ェハを作成し，上記と同様の工程でＧａＡｓＭＥＳＦＥ
Ｔを作成した。
【００１９】この従来型のＧａＡｓＭＥＳＦＥＴ（図２
）ではゲート耐圧５Ｖ，ショットキゲートバリア高さ０
．７Ｖであるのに対し，本発明によるＧａＡｓＭＥＳＦ
ＥＴ（図１）は，ゲート耐圧が１０Ｖ，ショットキゲー
トバリア高さが０．９Ｖと良好な特性が得られる。
）ではゲート耐圧５Ｖ，ショットキゲートバリア高さ０
．７Ｖであるのに対し，本発明によるＧａＡｓＭＥＳＦ
ＥＴ（図１）は，ゲート耐圧が１０Ｖ，ショットキゲー
トバリア高さが０．９Ｖと良好な特性が得られる。
【００２０】図３に本発明の第２の実施例であるＧａＡ
ｓ／ＡｌＧａＡｓＨＥＭＴの断面構造を示す。このＦＥ
Ｔの製造方法は次の通りである。まず半導体ＧａＡｓ基
板２１上に，分子線エピタキシャル法（ＭＢＥ）により
，ノンドープＧａＡｓ層２２（膜厚１μｍ），ノンドー
プＡｌＧａＡｓ層２３（膜厚２ｎｍ，Ａｌ混晶比０．２
５），Ｓｉドープｎ型ＡｌＧａＡｓ層２４（膜厚３０ｎ
ｍ，Ａｌ混晶比０．２５，キャリヤ濃度２×１０１８／
ｃｍ３），およびＳｉドープｎ型ＧａＡｓ層２５（膜厚
１００ｎｍ，キャリヤ濃度２×１０１８／ｃｍ３）の各
層を順次積層する。その後，Ｓｉドープｎ型層２５上に
ＳｉＮ膜を被覆し，ホトリソグラフィ法により窓開けを
行なう。このホトレジスト層を除去した後，基板を再度
ＭＢＥ室に入れ，６５０℃に加熱・保持しながら，Ａｓ
４分子線を照射する。これにより，上記窓開けにより露
出したｎ型ＧａＡｓ層２５の部分を熱エッチングし（ｎ
型ＧａＡｓ層２５の窓開け部分以外の部分はＳｉＮ膜に
より保護されている），ｎ型ＡｌＧａＡｓ層２４を露出
させる。その後，ＣｒドープＧａＡｓ層（高抵抗層）２
６（膜厚１０ｎｍ，Ｃｒ濃度１ｐｐｍ）を選択的に成長
させる。このとき，ＳｉＮ層の上には多結晶のＧａＡｓ
層が堆積する。その後，ＣｒドープＧａＡｓ層２６上に
Ａｌゲート２７を形成し，さらに，ＳｉＮ膜（および，
その上に堆積しているＣｒドープＧａＡｓ層）を除去し
てｎ型ＧａＡｓ層２５を露出させる。このｎ型ＧａＡｓ
層２５上にＡｕＧｅＮｉからなるソース２８，ドレイン
２９電極を形成し，ＧａＡｓ／ＡｌＧａＡｓＨＥＭＴが
完成する。
ｓ／ＡｌＧａＡｓＨＥＭＴの断面構造を示す。このＦＥ
Ｔの製造方法は次の通りである。まず半導体ＧａＡｓ基
板２１上に，分子線エピタキシャル法（ＭＢＥ）により
，ノンドープＧａＡｓ層２２（膜厚１μｍ），ノンドー
プＡｌＧａＡｓ層２３（膜厚２ｎｍ，Ａｌ混晶比０．２
５），Ｓｉドープｎ型ＡｌＧａＡｓ層２４（膜厚３０ｎ
ｍ，Ａｌ混晶比０．２５，キャリヤ濃度２×１０１８／
ｃｍ３），およびＳｉドープｎ型ＧａＡｓ層２５（膜厚
１００ｎｍ，キャリヤ濃度２×１０１８／ｃｍ３）の各
層を順次積層する。その後，Ｓｉドープｎ型層２５上に
ＳｉＮ膜を被覆し，ホトリソグラフィ法により窓開けを
行なう。このホトレジスト層を除去した後，基板を再度
ＭＢＥ室に入れ，６５０℃に加熱・保持しながら，Ａｓ
４分子線を照射する。これにより，上記窓開けにより露
出したｎ型ＧａＡｓ層２５の部分を熱エッチングし（ｎ
型ＧａＡｓ層２５の窓開け部分以外の部分はＳｉＮ膜に
より保護されている），ｎ型ＡｌＧａＡｓ層２４を露出
させる。その後，ＣｒドープＧａＡｓ層（高抵抗層）２
６（膜厚１０ｎｍ，Ｃｒ濃度１ｐｐｍ）を選択的に成長
させる。このとき，ＳｉＮ層の上には多結晶のＧａＡｓ
層が堆積する。その後，ＣｒドープＧａＡｓ層２６上に
Ａｌゲート２７を形成し，さらに，ＳｉＮ膜（および，
その上に堆積しているＣｒドープＧａＡｓ層）を除去し
てｎ型ＧａＡｓ層２５を露出させる。このｎ型ＧａＡｓ
層２５上にＡｕＧｅＮｉからなるソース２８，ドレイン
２９電極を形成し，ＧａＡｓ／ＡｌＧａＡｓＨＥＭＴが
完成する。
【００２１】比較のため，図３におけるゲート２７下の
ＣｒドープＧａＡｓ層２６の代わりにＳｉドープｎ型Ｇ
ａＡｓ層２５の膜厚を減少した層を用いたＨＥＭＴを図
４に示す。このチップは，図３のＨＥＭＴにおいてｎ型
ＧａＡｓ層２５上のＳｉＮ膜の窓開けを行なった後の基
板に，さらに化学的エッチングを施すことによりｎ型Ｇ
ａＡｓ層２５の層厚を減少させ，そこにＡｌゲート２７
をリフトオフ法により形成することにより作製したもの
である。
ＣｒドープＧａＡｓ層２６の代わりにＳｉドープｎ型Ｇ
ａＡｓ層２５の膜厚を減少した層を用いたＨＥＭＴを図
４に示す。このチップは，図３のＨＥＭＴにおいてｎ型
ＧａＡｓ層２５上のＳｉＮ膜の窓開けを行なった後の基
板に，さらに化学的エッチングを施すことによりｎ型Ｇ
ａＡｓ層２５の層厚を減少させ，そこにＡｌゲート２７
をリフトオフ法により形成することにより作製したもの
である。
【００２２】上記本発明にかかるＧａＡｓ／ＡｌＧａＡ
ｓＨＥＭＴ（図３）を，この従来構造のＧａＡｓ／Ａｌ
ＧａＡｓＨＥＭＴ（図４）と比較すると，トランスコン
ダクタンスは共に２５０ｍＳ／ｍｍと同一であるが，本
発明にかかるＨＥＭＴのゲート耐圧は１０Ｖと，従来構
造のＨＥＭＴの５Ｖよりも高い値を示す。
ｓＨＥＭＴ（図３）を，この従来構造のＧａＡｓ／Ａｌ
ＧａＡｓＨＥＭＴ（図４）と比較すると，トランスコン
ダクタンスは共に２５０ｍＳ／ｍｍと同一であるが，本
発明にかかるＨＥＭＴのゲート耐圧は１０Ｖと，従来構
造のＨＥＭＴの５Ｖよりも高い値を示す。
【００２３】図５に本発明の第３の実施例であるＧａＩ
ｎＡｓ／ＡｌＩｎＡｓＨＥＭＴの断面構造を示す。この
ＦＥＴの製造方法は次の通りである。まず，半絶縁性Ｉ
ｎＰ基板３１上に，分子線エピタキシャル法（ＭＢＥ）
により，ノンドープＡｌＩｎＡｓ層３２（膜厚１μｍ，
Ａｌ組成比０．４８），ノンドープＧａＩｎＡｓ層３３
（膜厚３０ｎｍ，Ａｌ組成比０．４８），ノンドープＡ
ｌＩｎＡｓ層３４（膜厚５ｎｍ，Ａｌ組成比０．４８）
，Ｓｉプレーナドープ層３５（Ｓｉ５×１０１３ｃｍ２
），ｎ型ＡｌＩｎＡｓ層３６（膜厚２０ｎｍ，Ａｌ組
成比０．４８，Ｓｉドープ量５×１０１７ｃｍ２ ），
ＣｒドープＡｌＩｎＡｓ層３６（膜厚２０ｎｍ，Ａｌ組
成比０．４８，Ｃｒ含有量２ｐｐｍ）を順次積層する。 ここで基板をいったん分子線エピタキシャル装置から取
り出し，ＷＮ膜を膜厚０．５μｍで被覆する。そして，
ホトリソグラフィ法により長さ１μｍのゲート３８を形
成し，基板を分子線エピタキシャル装置に戻す。装置内
で基板を６５０℃に加熱・保持し，Ａｓ４ 分子線を照
射して，ＣｒドープＡｌＩｎＡｓ層３６，ノンドープＡ
ｌＩｎＡｓ層３４を熱エッチングする。その後，Ｓｉド
ープｎ型ＩｎＧａＡｓ層３７（膜厚１００ｎｍ，Ｇａ組
成比０．４７）を再成長させ，その上にＡｕＧｅＮｉか
らなるソース３９およびドレイン４０電極を形成してＨ
ＥＭＴを完成する。
ｎＡｓ／ＡｌＩｎＡｓＨＥＭＴの断面構造を示す。この
ＦＥＴの製造方法は次の通りである。まず，半絶縁性Ｉ
ｎＰ基板３１上に，分子線エピタキシャル法（ＭＢＥ）
により，ノンドープＡｌＩｎＡｓ層３２（膜厚１μｍ，
Ａｌ組成比０．４８），ノンドープＧａＩｎＡｓ層３３
（膜厚３０ｎｍ，Ａｌ組成比０．４８），ノンドープＡ
ｌＩｎＡｓ層３４（膜厚５ｎｍ，Ａｌ組成比０．４８）
，Ｓｉプレーナドープ層３５（Ｓｉ５×１０１３ｃｍ２
），ｎ型ＡｌＩｎＡｓ層３６（膜厚２０ｎｍ，Ａｌ組
成比０．４８，Ｓｉドープ量５×１０１７ｃｍ２ ），
ＣｒドープＡｌＩｎＡｓ層３６（膜厚２０ｎｍ，Ａｌ組
成比０．４８，Ｃｒ含有量２ｐｐｍ）を順次積層する。 ここで基板をいったん分子線エピタキシャル装置から取
り出し，ＷＮ膜を膜厚０．５μｍで被覆する。そして，
ホトリソグラフィ法により長さ１μｍのゲート３８を形
成し，基板を分子線エピタキシャル装置に戻す。装置内
で基板を６５０℃に加熱・保持し，Ａｓ４ 分子線を照
射して，ＣｒドープＡｌＩｎＡｓ層３６，ノンドープＡ
ｌＩｎＡｓ層３４を熱エッチングする。その後，Ｓｉド
ープｎ型ＩｎＧａＡｓ層３７（膜厚１００ｎｍ，Ｇａ組
成比０．４７）を再成長させ，その上にＡｕＧｅＮｉか
らなるソース３９およびドレイン４０電極を形成してＨ
ＥＭＴを完成する。
【００２４】比較のため，図５におけるゲート２８下の
ＣｒドープＡｌＩｎＡｓ層３６を省略した従来構造のＧ
ａＩｎＡｓ／ＡｌＩｎＡｓＨＥＭＴを図６に示す。
ＣｒドープＡｌＩｎＡｓ層３６を省略した従来構造のＧ
ａＩｎＡｓ／ＡｌＩｎＡｓＨＥＭＴを図６に示す。
【００２５】上記本発明にかかるＧａＩｎＡｓ／ＡｌＩ
ｎＡｓＨＥＭＴ（図５）を，この従来構造のＧａＩｎＡ
ｓ／ＡｌＩｎＡｓＨＥＭＴ（図６）と比較すると，本発
明にかかるＨＥＭＴのトランスコンダクタンスは７００
ｍＳ／ｍｍ，ゲート耐圧は１５Ｖと，従来構造のＨＥＭ
Ｔのトランスコンダクタンス７００ｍＳ／ｍｍ，ゲート
耐圧３Ｖよりも共に高い値を示す。
ｎＡｓＨＥＭＴ（図５）を，この従来構造のＧａＩｎＡ
ｓ／ＡｌＩｎＡｓＨＥＭＴ（図６）と比較すると，本発
明にかかるＨＥＭＴのトランスコンダクタンスは７００
ｍＳ／ｍｍ，ゲート耐圧は１５Ｖと，従来構造のＨＥＭ
Ｔのトランスコンダクタンス７００ｍＳ／ｍｍ，ゲート
耐圧３Ｖよりも共に高い値を示す。
【００２６】なお，上記実施例ではチャネル層にＧａＡ
ｓ，ＧａＩｎＡｓを用いたが，他にも，ＧａＰ，ＩｎＰ
，ＡｌＳｂ，ＩｎＳｂなどの半導体材料も同様に用いる
ことができる。深いアクセプタを形成する不純物につい
ても，上記Ｃｒ以外に，Ｆｅ，Ｎｉなどを用いることが
できる。また，実施例ではＭＥＳＦＥＴやＨＥＭＴにつ
いて示したが，これ以外の構造のショットキ接合型ＦＥ
Ｔに対しても，本発明は同様に適用することができる。
ｓ，ＧａＩｎＡｓを用いたが，他にも，ＧａＰ，ＩｎＰ
，ＡｌＳｂ，ＩｎＳｂなどの半導体材料も同様に用いる
ことができる。深いアクセプタを形成する不純物につい
ても，上記Ｃｒ以外に，Ｆｅ，Ｎｉなどを用いることが
できる。また，実施例ではＭＥＳＦＥＴやＨＥＭＴにつ
いて示したが，これ以外の構造のショットキ接合型ＦＥ
Ｔに対しても，本発明は同様に適用することができる。
【００２７】
【発明の効果】本発明では，ゲートとチャネルとの間に
Ｃｒを添加した高抵抗層を挿入することにより，ＧａＡ
ｓＭＥＳＦＥＴ，ＧａＡｓ／ＡｌＧａＡｓＨＥＭＴ，Ｇ
ａＩｎＡｓ／ＡｌＩｎＡｓＨＥＭＴなどの電界効果トラ
ンジスタの順方向アドミタンスを損なわずにゲートの逆
方向耐圧を向上させることができる。
Ｃｒを添加した高抵抗層を挿入することにより，ＧａＡ
ｓＭＥＳＦＥＴ，ＧａＡｓ／ＡｌＧａＡｓＨＥＭＴ，Ｇ
ａＩｎＡｓ／ＡｌＩｎＡｓＨＥＭＴなどの電界効果トラ
ンジスタの順方向アドミタンスを損なわずにゲートの逆
方向耐圧を向上させることができる。
【図１】本発明によるＧａＡｓＭＥＳＦＥＴの断面図で
ある。
ある。
【図２】従来構造によるＧａＡｓＭＥＳＦＥＴの断面図
である。
である。
【図３】本発明によるＧａＡｓ／ＡｌＧａＡｓＨＥＭＴ
の断面図である。
の断面図である。
【図４】従来構造によるＧａＡｓ／ＡｌＧａＡｓＨＥＭ
Ｔの断面図である。
Ｔの断面図である。
【図５】本発明によるＧａＩｎＡｓ／ＡｌＩｎＡｓＨＥ
ＭＴの断面図である。
ＭＴの断面図である。
【図６】従来構造によるＧａＩｎＡｓ／ＡｌＩｎＡｓＨ
ＥＭＴの断面図である。
ＥＭＴの断面図である。
１１ 半絶縁性ＧａＡｓ基板
１２ ノンドープＧａＡｓバッファ層１３ ｎ型Ｇ
ａＡｓチャネル層 １４ ＣｒドープＧａＡｓ高抵抗層 １５ ＷＮゲート １６ ＡｕＧｅＮｉソース １７ ＡｕＧｅＮｉドレイン １９ ｎ型イオン注入層 ２１ 半絶縁性ＧａＡｓ基板 ２２ ノンドープＧａＡｓ層 ２３ ノンドープＡｌＧａＡｓ層 ２４ Ｓｉドープｎ型ＡｌＧａＡｓ層２５ Ｓｉド
ープｎ型ＧａＡｓ層 ２６ ＣｒドープＧａＡｓ層 ２７ Ｔｉ／Ｐｔ／Ａｕゲート ２８ ＡｕＧｅＮｉソース ２９ ＡｕＧｅＮｉドレイン ３１ 半絶縁性ＩｎＰ基板 ３２ ノンドープＡｌＩｎＡｓバッファ層３３ ノ
ンドープＧａＩｎＡｓチャネル層３４ ノンドープＡ
ｌＩｎＡｓ層 ３５ ｎ型ＡｌＩｎＡｓチャネル層 ３６ ＣｒドープＡｌＩｎＡｓ層 ３７ ｎ型ＧａＩｎＡｓ層 ３８ Ａｌゲート ３９ ＡｕＧｅＮｉソース ４０ ＡｕＧｅＮｉドレイン
ａＡｓチャネル層 １４ ＣｒドープＧａＡｓ高抵抗層 １５ ＷＮゲート １６ ＡｕＧｅＮｉソース １７ ＡｕＧｅＮｉドレイン １９ ｎ型イオン注入層 ２１ 半絶縁性ＧａＡｓ基板 ２２ ノンドープＧａＡｓ層 ２３ ノンドープＡｌＧａＡｓ層 ２４ Ｓｉドープｎ型ＡｌＧａＡｓ層２５ Ｓｉド
ープｎ型ＧａＡｓ層 ２６ ＣｒドープＧａＡｓ層 ２７ Ｔｉ／Ｐｔ／Ａｕゲート ２８ ＡｕＧｅＮｉソース ２９ ＡｕＧｅＮｉドレイン ３１ 半絶縁性ＩｎＰ基板 ３２ ノンドープＡｌＩｎＡｓバッファ層３３ ノ
ンドープＧａＩｎＡｓチャネル層３４ ノンドープＡ
ｌＩｎＡｓ層 ３５ ｎ型ＡｌＩｎＡｓチャネル層 ３６ ＣｒドープＡｌＩｎＡｓ層 ３７ ｎ型ＧａＩｎＡｓ層 ３８ Ａｌゲート ３９ ＡｕＧｅＮｉソース ４０ ＡｕＧｅＮｉドレイン
Claims (1)
- 【請求項１】チャネル半導体層の上に高抵抗半導体層を
形成し，該高抵抗半導体層の上にショットキゲートを形
成したことを特徴とする高耐圧電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40896090A JPH04233241A (ja) | 1990-12-28 | 1990-12-28 | 高耐圧電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40896090A JPH04233241A (ja) | 1990-12-28 | 1990-12-28 | 高耐圧電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233241A true JPH04233241A (ja) | 1992-08-21 |
Family
ID=18518350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40896090A Withdrawn JPH04233241A (ja) | 1990-12-28 | 1990-12-28 | 高耐圧電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04233241A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08115925A (ja) * | 1994-10-13 | 1996-05-07 | Nec Corp | 電界効果型トランジスタ及びその製造方法 |
| US6144049A (en) * | 1997-02-05 | 2000-11-07 | Nec Corporation | Field effect transistor |
-
1990
- 1990-12-28 JP JP40896090A patent/JPH04233241A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08115925A (ja) * | 1994-10-13 | 1996-05-07 | Nec Corp | 電界効果型トランジスタ及びその製造方法 |
| US6144049A (en) * | 1997-02-05 | 2000-11-07 | Nec Corporation | Field effect transistor |
| US6184547B1 (en) | 1997-02-05 | 2001-02-06 | Nec Corporation | Field effect transistor and method of fabricating the same |
| US6448119B1 (en) | 1997-02-05 | 2002-09-10 | Nec Corporation | Field effect transistor and method of fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |