JPS6068661A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS6068661A
JPS6068661A JP58177234A JP17723483A JPS6068661A JP S6068661 A JPS6068661 A JP S6068661A JP 58177234 A JP58177234 A JP 58177234A JP 17723483 A JP17723483 A JP 17723483A JP S6068661 A JPS6068661 A JP S6068661A
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JP
Japan
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gate electrode
layer
electrode
substrate
single crystal
Prior art date
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Pending
Application number
JP58177234A
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English (en)
Inventor
Kunihiko Kodama
邦彦 児玉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6738—Schottky barrier electrodes
    • H—ELECTRICITY
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
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    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明は半導体装置、特にゲート電極とソース電極等と
の間の表面準位１表面空乏層による特性への悪影響が防
止されたショットキバリア形電界効果トランジスタに関
する。
（ｂ）　従来技術と問題点 マイクロ波用半導体装置として砒化ガリウム（ＧａＡｓ
）を半導体材料とするショットキバリア形電界効果トラ
ンジスタ（以下ＭＥＳ　ＦＥＴ、！：略称する）が一般
に使用されている。また電子計算機ナトの能力及びコス
トパフォーマンスの一層ノ向上を志向して、半導体集積
回路装置の高速化、低消費電力化をＧａＡｓ　ＭＥＳ　
ＦＥＴ等の化合物半導体素子によって実現しようとする
努力が重ねられている。
従来行なわれているＧａＡｓ　ＭＥＳ　ＦＥＴ　Ｂ例え
ば第１図（ａ）に示す如き構造を有する。すなわち半絶
縁性ＧａＡｓ基板１に例えばイオン注入法によって或い
は不純物をドープしたＧａＡｓエピタキシャル成長層に
よって動作層２が形成され、この動作層２にオーミック
接触するソース電極３及びドレイン電極４と両電極の中
間にショットキバリア形のゲート電極５とが形成されて
いる。
しかしながらＧａＡｓをはじめとして化合物半導体は結
晶空位などによる表面準位が多く存在して表面空乏層が
形成されており、ゲート電極とソース電極及びドレイン
電極との間の半導体表面の表面準位１表面空乏層は、例
えば低周波雑音の増大トランスコンダクタンスｇ　１１
１の減少などＭＥＳＦＥＴの特性に重大な悪影響を及ぼ
している。
ＧａＡｓ　ＭＥＳ　ＦＥＴ　の＠２の従来例として第１
図（ｂ）に示す構造がある。本従来例では前記構造に加
えてソース電極３及びドレイン電極４の下にゲート電極
５に位置整合する高不純物濃度のソース領域６及びドレ
イン領域７がそれぞれ形成されている。このいわゆるセ
ルフアライメント法によってゲート電極に位＠整合する
高不純物濃度領域を設けたＭＥＳ　ＦＥＴは、前記従来
例に比較してソース及びドレイン抵抗が大幅に低減され
てトランスコンダクタンスが増大するなどの特性改善が
イｎられるが、先に述べた表面空乏層の影響も低減され
て特性改善に寄与している。
しかしながら本構造によっても表面空乏層の影響は免か
れず、また例えば二酸化シリコン（ＳｉＯｚ）窒化シリ
コン（Ｓｉ３Ｎ４）等の皮膜を動作層表面に表面保護膜
として設ける構造も表面空乏層の問題を解決するには到
らない。
（ｅ）発明の目的 本発明は、前記の如き化合物半導体の表面準位。
表面空乏層がゲート電極とソース及びドレイン電極との
間に存在することによる特性への悪影響が防止されたシ
ョットキバリア形電界効果トランジスタを提供すること
を目的とする。
（ｄ”ｌ　発明の構成 本発明の前記目的は、半導体基体の表面上に設けられた
ソース電極及びドレイン電極と、該半導体基体内に埋設
された単結晶金属ゲート電極とを備えて、該ゲート電極
と半導体基体の前記表面との間の半導体層に対して該ゲ
ート電極がシ目ットキ接合を形成する半導体装置により
達成される。
前記半導体装置の代表的な実施態様として、前記単結晶
金属ゲート電極がアルミニウムによって形成され、前記
半導体層が砒化ガリウムによって形成される電界効果ト
ランジスタがあげられる。
（ｅ）　発明の実施例 以下本発明を実施例により図面を参照して具体的に説明
する。
第２図（ａ）乃至（ｅ）は本発明の実施例の主要製造工
程における状態を示す断面図である。
第２図（ａ）及びの）参照 半絶縁性ＧａＡｓ基板１１上にアルミニウム（Ａ４）単
結晶層１２を有機金属熱分解気相成長方法又は分子線結
晶成長方法によって厚さ例えば０．２〔μｍ〕程度に形
成する。ＧａＡｓ単結晶とＡｌ単結晶とは結晶ｔ１々造
がｎ々るが何れも立方晶系に属してこのＡＡ坪結晶成長
が可能である。
次いでＡ／’単結晶層１２をリソグラフィ技術を用いて
バターニングしてゲート電極１３を形成する。
本実施例においてはゲート電極１３を半絶縁性ＱａＡｓ
基板１１上に直接に設けているが、ＧａＡｓ又は砒化ア
ルミニウム串ガリウム（ＡＩＧａＡｓ　）よりなる高抵
抗バッファ層等を介して設けてもよい。
第２図（Ｃ）参照 有機金属熱分解気相成長方法又は分子線結晶成長方法に
よってＱａＡｓ単結晶層を成長する。本実施例において
は、動作層とする不純物濃度が例えばＩＸ　１０１７（
ｃｍ−３）程度のｎ型ＧａＡｓ層１４をゲート電極１３
上の厚さ例えば０．２乃至０，３〔μｍ〕以上（成長し
ている。
第２図（ｄ）参照 ソース電極１５及びドレイン雷５極１６をｎ型ＱａＡｓ
　層１４上に配設する。これらの電極は従来技術によっ
て、例えば金・ゲルマニウム／金（ＡｕＧｅ／Ａｕ　）
を用いて形成することができるが、これらの電極を形成
するｎ型ＧａＡｓ１ｅ　１４の表面近傍に予めドナー不
純物を導入することによって、ソース及びドレイン抵抗
を低減することができる。
なお図において１７はレジストマスク、１８はソース及
びドレイン電極と同時に形成された金属膜を示す。
第２図（ｅ）参照 必要ならばゲート閾値電圧ｖｔｈの調整を行なう。
この調整を、従来のＭＥＳ　ＦＥＴ等においてゲート電
極形成前に行った方法と同様に、動作層であるｎ型Ｇａ
Ａｓ層１４をエツチングすることによって行なう場合に
は、既にゲート電極１３が形成されている本発明の構造
においては従来構造より遥に精確なモニターが可能であ
る。
まブｃ本発明の構造においては一且ｎ型ＱａＡｓ層１４
゛を形成した後にこの動作層に不純物を導入することが
可能であって、前記方法とは逆方向の調整も容易に行な
うことができる。
これらのエイ１βが終了した後１こ、例えば５ｉ０２又
＆Ｊ、’　Ｓ　ｉ３Ｎ　４　々どによって表面保り膜１
９が設けられる。。
本発明のＭＥＳ　ＦＥＴ　においては半導体基体の表面
」＝にゲート電極がないためにゲート電極とソース性１
．極との間の洩れ’ｉｌｉ流がなく、従って洩れ電流に
よる表面鵡位の荷電状態のＺ化に起因する先に述べた如
き悪影Ｑ４ｉを被ることがなく、低周波雑音及びトラン
スコンダクタンスの低減などの従来の問題点が改善され
る。
（ｆ）　発明の効果 以上説明した如く本発明によれば、化合物半導体Ｍ、Ｅ
Ｓ　ＦＥＴ　において特性劣化の大きい要因であるゲー
ト電極とソース電極及びドレイン電極との間の表面準位
１表面空乏層の影響が防止されて、低周波雑音及びトラ
ンスコンダクタンスの低減などの点で優れた特性を有す
るＭＥＳ　ＦＥｒ　を提供することができる。
【図面の簡単な説明】
第１図（ａ）及び（ｂ）はＭＥＳ　ＦＥＴ　の従来例を
示す断面図、第２図（ａ’ｌ乃至（ｅ）は本発明の実施
例を示す断面図である。 図において、１１はＧａＡＳ基板、１３はＡｌ単結晶よ
りなるゲート１）ｆ１極、１４はｎ型ＱａＡｓ動作層、
１５はソース電極、１６はドレイン電極、１９は表面保
藷膜を示す。 半　１　図 ＆−／ 竿　２　町

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基体の表面上に設けられたソース電極及び
    ドレイン電極と、該半導体基体内に埋設された単結晶金
    属ゲート電極とを備えて、該ゲート電極と半導体基体の
    前記表面との間の半導体層に対して該ゲート電極がショ
    ットキ傍合を形成してなることを特徴とする半導体装置
    。
  2. （２）前記単結晶金属ゲート電極がアルミニウムによっ
    て形成され、前記半導体層が砒化ガリウム単結晶によっ
    て形成されてなることを特徴とする特許請求の範囲第１
    項記載の半導体装置。
JP58177234A 1983-09-26 1983-09-26 半導体装置 Pending JPS6068661A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5302842A (en) * 1992-07-20 1994-04-12 Bell Communications Research, Inc. Field-effect transistor formed over gate electrode
US5438218A (en) * 1990-06-29 1995-08-01 Canon Kk Semiconductor device with Shottky junction
US5459343A (en) * 1992-02-21 1995-10-17 Texas Instruments Incorporated Back gate FET microwave switch

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