JPH04233256A - 電子装置 - Google Patents
電子装置Info
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- JPH04233256A JPH04233256A JP3173316A JP17331691A JPH04233256A JP H04233256 A JPH04233256 A JP H04233256A JP 3173316 A JP3173316 A JP 3173316A JP 17331691 A JP17331691 A JP 17331691A JP H04233256 A JPH04233256 A JP H04233256A
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- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W70/614—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together the multiple chips being integrally enclosed
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【関連する出願】この出願は発明者C.W.アイケルバ
―ガ他の発明の名称「高密度相互接続を作る適応形写真
製版装置」と云う米国特許第4,835,704号、1
989年6月5日にT.R.ホ―ラによって出願された
発明の名称「高密度相互接続構造に於けるチップの位置
ぎめの許容公差の適応形写真製版の対処の仕方」、及び
1989年12月26日にT.R.ホ―ラ他によって出
願された発明の名称「局部的に向きを特定する配送方式
」と云う係属中の米国特許出願通し番号第07/457
,023号と関連を有する。これらの米国特許及び特許
出願をこゝで引用しておく。
―ガ他の発明の名称「高密度相互接続を作る適応形写真
製版装置」と云う米国特許第4,835,704号、1
989年6月5日にT.R.ホ―ラによって出願された
発明の名称「高密度相互接続構造に於けるチップの位置
ぎめの許容公差の適応形写真製版の対処の仕方」、及び
1989年12月26日にT.R.ホ―ラ他によって出
願された発明の名称「局部的に向きを特定する配送方式
」と云う係属中の米国特許出願通し番号第07/457
,023号と関連を有する。これらの米国特許及び特許
出願をこゝで引用しておく。
【0002】
【発明の分野】この発明は高密度相互接続構造の分野、
更に具体的に云えばこの様な装置に於けるチップの配置
の許容公差の対処の仕方に関する。
更に具体的に云えばこの様な装置に於けるチップの配置
の許容公差の対処の仕方に関する。
【0003】
【発明の背景】ゼネラル・エレクトリック・カンパニイ
によって開発された高密度相互接続(HDI)構造又は
装置は、電子装置をこじんまりと組立てる点で多くの利
点を提供している。例えば、チップを30個乃至50個
用いたマイクロコンピュ―タの様な電子装置は、長さ2
吋、幅2吋、厚さ0.050吋の1枚の基板内に完全に
組立てゝ相互接続することが出来る。更に重要なことは
、この相互接続構造は、不良の部品の修理又は交換の為
に分解し、その後再び組立てゝも、装置内に使われてい
る良好な部品にリスクが殆んどないことである。これは
、夫々2,000ドルものコストがかゝる50個ものチ
ップが1枚の基板上の1つの装置内に用いられる様な場
合、特に重要である。この様に修理が可能であることは
、損傷を受けた部品を交換する為に装置を加工すること
が、不可能であるか、或いは良好な部品に対するかなり
のリスクを含む様な従来の接続方式に較べて、実質的な
進歩である。
によって開発された高密度相互接続(HDI)構造又は
装置は、電子装置をこじんまりと組立てる点で多くの利
点を提供している。例えば、チップを30個乃至50個
用いたマイクロコンピュ―タの様な電子装置は、長さ2
吋、幅2吋、厚さ0.050吋の1枚の基板内に完全に
組立てゝ相互接続することが出来る。更に重要なことは
、この相互接続構造は、不良の部品の修理又は交換の為
に分解し、その後再び組立てゝも、装置内に使われてい
る良好な部品にリスクが殆んどないことである。これは
、夫々2,000ドルものコストがかゝる50個ものチ
ップが1枚の基板上の1つの装置内に用いられる様な場
合、特に重要である。この様に修理が可能であることは
、損傷を受けた部品を交換する為に装置を加工すること
が、不可能であるか、或いは良好な部品に対するかなり
のリスクを含む様な従来の接続方式に較べて、実質的な
進歩である。
【0004】簡単に云うと、この高密度相互接続構造で
は、厚さ100ミルであって、装置全体にとって適当な
寸法及び強度を持つアルミナの様なセラミック基板を用
意する。この寸法は典型的には2吋平方未満であるが、
これより大きくしても小さくしてもよい。一旦、種々の
チップの位置が特定されたら、異なるチップの所期の場
所に適当な深さを持つ個々の空所又は1つの大きな空所
を調製する。この為に、初めに一様な厚さ及び所望の寸
法を持つ裸かの基板を用いる。普通の超音波又はレ―ザ
によるフライス加工を使って、種々のチップ及びその他
の部品を配置する空所を形成することが出来る。チップ
を殆んど縁を突合わせて配置することが望ましい多くの
装置では、1つの大きな空所で十分である。この大きな
空所は、半導体チップが略一様な厚さである場合、典型
的には一様な深さを持つことが出来る。特に厚手又は特
に薄手の部品を配置する場所では、空所の底を夫々一層
深く又は一層浅くして、対応する部品の上面を、残りの
部品並びに、この空所を取巻く基板の部分の上面と略同
じ平面になる様にすることが出来る。その後、空所の底
に熱可塑性接着剤層を用いる。これはゼネラル・エレク
トリック・カンパニイから商品名ULTEM(登録商標
)6000の名で入手し得るポリエ―テルイミド樹脂で
あることが好ましい。その後、種々の部品を空所内の所
望の場所に配置し、構造全体をULTEMポリエ―テル
イミドの軟化点(これは235℃近辺である)より高い
約300℃に加熱し、その後冷まして個々の部品を基板
に熱可塑的に結合する。その後、E.I.デュポン・ド
ゥ・ネムア―ス・カンパニイから入手し得るカプトン(
登録商標)ポリイミドであってよいが、厚さ約0.00
05−0.003吋(約12.5−75ミクロン)のポ
リイミド被膜を、反応性イオン・エッチング(RIE)
によって接着を促進する様に予備処理し、次に基板とチ
ップをULTEM 1000ポリエ―テルイミド樹脂
又は別の熱可塑性物質で被覆し、チップ、他の部品及び
基板の頂部にカプトン被膜を積層する。ULTEM樹脂
がカプトンを所定位置に保持する熱可塑性接着剤として
作用する。その後、接触させようとする電子部品に設け
られた接点パッドと整合して、カプトン及びULTEM
層にバイア孔を設ける(好ましくはレ―ザによるドリル
加工によって)。カプトン層の上に沈積されたメタライ
ズ層がバイア孔に入込み、その下に配置された接点パッ
ドと電気的に接触する。このメタライズ層は、それを沈
積する過程の間に、個々の導体を形成する様なパタ―ン
にしてもよいし、連続的な層として沈積し、その後フォ
トレジスト及びエッチングを用いてパタ―ンぎめしても
よい。フォトレジストはレ―ザを使って露出して、その
過程が終った時に、正確に整合した導体パタ―ンが得ら
れる様にすることが好ましい。この代りに、マスクを介
しての露出を用いてもよい。
は、厚さ100ミルであって、装置全体にとって適当な
寸法及び強度を持つアルミナの様なセラミック基板を用
意する。この寸法は典型的には2吋平方未満であるが、
これより大きくしても小さくしてもよい。一旦、種々の
チップの位置が特定されたら、異なるチップの所期の場
所に適当な深さを持つ個々の空所又は1つの大きな空所
を調製する。この為に、初めに一様な厚さ及び所望の寸
法を持つ裸かの基板を用いる。普通の超音波又はレ―ザ
によるフライス加工を使って、種々のチップ及びその他
の部品を配置する空所を形成することが出来る。チップ
を殆んど縁を突合わせて配置することが望ましい多くの
装置では、1つの大きな空所で十分である。この大きな
空所は、半導体チップが略一様な厚さである場合、典型
的には一様な深さを持つことが出来る。特に厚手又は特
に薄手の部品を配置する場所では、空所の底を夫々一層
深く又は一層浅くして、対応する部品の上面を、残りの
部品並びに、この空所を取巻く基板の部分の上面と略同
じ平面になる様にすることが出来る。その後、空所の底
に熱可塑性接着剤層を用いる。これはゼネラル・エレク
トリック・カンパニイから商品名ULTEM(登録商標
)6000の名で入手し得るポリエ―テルイミド樹脂で
あることが好ましい。その後、種々の部品を空所内の所
望の場所に配置し、構造全体をULTEMポリエ―テル
イミドの軟化点(これは235℃近辺である)より高い
約300℃に加熱し、その後冷まして個々の部品を基板
に熱可塑的に結合する。その後、E.I.デュポン・ド
ゥ・ネムア―ス・カンパニイから入手し得るカプトン(
登録商標)ポリイミドであってよいが、厚さ約0.00
05−0.003吋(約12.5−75ミクロン)のポ
リイミド被膜を、反応性イオン・エッチング(RIE)
によって接着を促進する様に予備処理し、次に基板とチ
ップをULTEM 1000ポリエ―テルイミド樹脂
又は別の熱可塑性物質で被覆し、チップ、他の部品及び
基板の頂部にカプトン被膜を積層する。ULTEM樹脂
がカプトンを所定位置に保持する熱可塑性接着剤として
作用する。その後、接触させようとする電子部品に設け
られた接点パッドと整合して、カプトン及びULTEM
層にバイア孔を設ける(好ましくはレ―ザによるドリル
加工によって)。カプトン層の上に沈積されたメタライ
ズ層がバイア孔に入込み、その下に配置された接点パッ
ドと電気的に接触する。このメタライズ層は、それを沈
積する過程の間に、個々の導体を形成する様なパタ―ン
にしてもよいし、連続的な層として沈積し、その後フォ
トレジスト及びエッチングを用いてパタ―ンぎめしても
よい。フォトレジストはレ―ザを使って露出して、その
過程が終った時に、正確に整合した導体パタ―ンが得ら
れる様にすることが好ましい。この代りに、マスクを介
しての露出を用いてもよい。
【0005】チップの間の所望の全ての電気接続を施す
為に、必要に応じて追加の誘電体層及びメタライズ層を
設ける。個々の電子部品及びその接点パッドの位置のず
れは、適応形レ―ザ写真製版装置によって補償する。こ
の装置は、後で挙げる若干の米国特許及び特許出願の対
象とする所である。
為に、必要に応じて追加の誘電体層及びメタライズ層を
設ける。個々の電子部品及びその接点パッドの位置のず
れは、適応形レ―ザ写真製版装置によって補償する。こ
の装置は、後で挙げる若干の米国特許及び特許出願の対
象とする所である。
【0006】こうして、相互接続構造全体は、開始から
仕上げまで(所要の導体パタ―ンが定められ、電子部品
を受取った後)、約8−12時間と云う短い時間の内に
作ることが出来る。
仕上げまで(所要の導体パタ―ンが定められ、電子部品
を受取った後)、約8−12時間と云う短い時間の内に
作ることが出来る。
【0007】この高密度相互接続構造は多くの利点があ
る。それを挙げると、現在利用し得るこの様な電子装置
のパッケ―ジとして、重量が最も軽く、容積が最も小さ
い。この高密度相互接続構造の別の、おそらくもっと重
要と思われる利点は、この高密度相互接続構造を使うと
、装置の設計及び製造に要する時間が短いことである。 従来の方法は、各々の半導体チップの予備パッケ―ジ、
種々のパッケ―ジ済みチップを相互接続する為の多層配
線板の設計等を必要とする。多層配線板は高価であって
、その製造にはかなりの先行時間を必要とする。これと
対照的に、HDI装置で特別に予め作らなければならな
いものは、個々の半導体チップをその上に取付ける基板
だけである。この基板は、種々のチップ及び基板の相互
接続面が1つの平面内に来る様に、半導体チップを配置
する為の適当な空所を基板が持つと云う条件以外は、標
準的な品目である。HDI方法では、普通の又はレ―ザ
によるフライス加工により、既に焼成したセラミック基
板に必要な空所を形成することが出来る。このフライス
加工は簡単でかなり敏速であり、その結果、基板に対す
る所望の形が一旦決まれば、それに対応する物理的な基
板は、1日と云う短い時間、並びに大量生産の前に、設
計の確認をする為の研究用又はプロトタイプ装置に適切
であるが、少量の場合は典型的には4時間と云う短い時
間の内に、半導体チップを取付けられる状態にすること
が出来る。
る。それを挙げると、現在利用し得るこの様な電子装置
のパッケ―ジとして、重量が最も軽く、容積が最も小さ
い。この高密度相互接続構造の別の、おそらくもっと重
要と思われる利点は、この高密度相互接続構造を使うと
、装置の設計及び製造に要する時間が短いことである。 従来の方法は、各々の半導体チップの予備パッケ―ジ、
種々のパッケ―ジ済みチップを相互接続する為の多層配
線板の設計等を必要とする。多層配線板は高価であって
、その製造にはかなりの先行時間を必要とする。これと
対照的に、HDI装置で特別に予め作らなければならな
いものは、個々の半導体チップをその上に取付ける基板
だけである。この基板は、種々のチップ及び基板の相互
接続面が1つの平面内に来る様に、半導体チップを配置
する為の適当な空所を基板が持つと云う条件以外は、標
準的な品目である。HDI方法では、普通の又はレ―ザ
によるフライス加工により、既に焼成したセラミック基
板に必要な空所を形成することが出来る。このフライス
加工は簡単でかなり敏速であり、その結果、基板に対す
る所望の形が一旦決まれば、それに対応する物理的な基
板は、1日と云う短い時間、並びに大量生産の前に、設
計の確認をする為の研究用又はプロトタイプ装置に適切
であるが、少量の場合は典型的には4時間と云う短い時
間の内に、半導体チップを取付けられる状態にすること
が出来る。
【0008】1つの高密度相互接続基板の上に電子部品
の全てのチップ及び部品を相互接続する為の相互接続パ
タ―ンを設計する過程は、1週間乃至5週間かゝるのが
普通である。一旦その相互接続構造が決まると、基板に
対する装置の組立てを開始することが出来る。最初に、
チップが基板の上に取付けられ、一度に1層ずつ、チッ
プ及び基板の上にオ―バ―レ―構造が組立てられる。典
型的には、この過程全体は1日で仕上げることが出来、
特に急ぎの仕事の場合は、4時間で完了することが出来
る。この為、この高密度相互接続構造は、電子装置のパ
ッケ―ジの重量がすっと軽く、ずっとこじんまりしたも
のになるだけでなく、他のパッケ―ジ方式で必要とする
よりも、ずっと短い時間の内に、装置のプロタイプを作
って試験することが出来る様にする。
の全てのチップ及び部品を相互接続する為の相互接続パ
タ―ンを設計する過程は、1週間乃至5週間かゝるのが
普通である。一旦その相互接続構造が決まると、基板に
対する装置の組立てを開始することが出来る。最初に、
チップが基板の上に取付けられ、一度に1層ずつ、チッ
プ及び基板の上にオ―バ―レ―構造が組立てられる。典
型的には、この過程全体は1日で仕上げることが出来、
特に急ぎの仕事の場合は、4時間で完了することが出来
る。この為、この高密度相互接続構造は、電子装置のパ
ッケ―ジの重量がすっと軽く、ずっとこじんまりしたも
のになるだけでなく、他のパッケ―ジ方式で必要とする
よりも、ずっと短い時間の内に、装置のプロタイプを作
って試験することが出来る様にする。
【0009】この高密度相互接続構造、それを製造する
方法及びそれを製造する為の工具が、発明者C.W.ア
イケルバ―ガ他の発明の名称「多重チップ集積回路パッ
ケ―ジ形式及び方法」と云う米国特許第4,783,6
95号、発明者C.W.アイケルバ―ガ他の発明の名称
「高密度相互接続を施す為の適応形写真製版装置」と云
う同第4,835,704号、発明者C.W.アイケル
バ―ガ他の発明の名称「多重電子回路チップ・ハッケ―
ジ用の重合体誘電体にバイア孔を作る方法」と云う同第
4,714,516号、発明者R.J.ウォジナロ―ス
キ―他の発明の名称「新規なレジストのエキシマ・レ―
ザによるパタ―ンぎめ」と云う同第4,780,177
号、1989年9月27日にR.J.ウォジナロ―スキ
―他によって出願された発明の名称「基板に結合された
部品を除去する方法と装置」と云う係属中の米国特許出
願通し番号第249,927号、1989年2月14日
にC.W.アイケルバ―ガ他によって出願された発明の
名称「重合体材料にバイア孔を形成するレ―ザ・ビ―ム
走査方法」と云う同第310,149号、1989年2
月21日にR.J.ウォジナロ―スキ―他によって出願
された発明の名称「高密度相互接続用熱可塑性ダイス取
付け材料及び溶媒ダイス取付け処理」と云う同第312
,798号、1988年12月12日にC.W.アイケ
ルバ―ガ他によって出願された発明の名称「高密度相互
接続構造を修理する簡単な方法」と云う同第283,0
95号、1989年2月3日にH.S.コ―ル他によっ
て出願された発明の名称「製造方法及び集積回路試験構
造」と云う同第305,314号、1988年9月27
日にC.W.アイケルバ―ガ他によって出願された発明
の名称「容積効率の高い高密度相互接続部」と云う同第
250,010号、1989年3月28日にR.J.ウ
ォジナロ―スキ―他によって出願された発明の名称「高
密度相互接続集成体に使うダイス取付け方法」と云う同
第329,478号、1988年10月4日にH.S.
コ―ル他によって出願された発明の名称「レ―ザ相互接
続方法」と云う同第253,020号、1988年8月
5日にC.W.アイケルバ―ガ他によって出願された発
明の名称「着脱自在のオ―バ―レ―層を用いて電子回路
及び集積回路チップを試験する方法と形式」と云う同第
230,654号、1988年8月8日にY.S.リュ
―他によって出願された発明の名称「集積回路装置に使
う金属パタ―ンの直接的な沈積」と云う同第233,9
65号、1988年8月23日にY.S.リュ―他によ
って出願された発明の名称「活性剤のUVレ―ザ削摩に
よるメタライズ部の光パタ―ンぎめ方法」と云う同第2
37,638号、1988年8月25日にY.S.リュ
―他によって出願された発明の名称「集積回路装置に使
う耐火性金属線の直接的な書込み」と云う同第237,
685号、1988年8月30日にC.W.アイケルバ
―ガ他によって出願された発明の名称「重合体被膜オ―
バ―レ―層を用いて集積回路チップをパッケ―ジする方
法と装置」と云う同第240,367号、1989年4
月24日にH.S.コ―ル他によって出願された発明の
名称「電子パッケ―ジ用のシロキサン−ポリイミドの処
理方法」と云う同第342,153号、1988年12
月27日にY.S.リュ―他によって出願された発明の
名称「導電性及び非導電性基板上の選択的な電解沈積」
と云う同第289,944号、1989年2月17日に
R.J.ウォジナロ―スキ―よって出願された発明の名
称「結合可能な積層体を形成する為に熱可塑性材料に熱
硬化性被膜を結合する方法」と云う同第312,536
号、1989年6月8日にC.W.アイケルバ―ガ他に
よって出願された発明の名称「敏速注文設計及び独特な
試験能力用の集積回路パッケ―ジ形式」と云う同第36
3,646号、1990年1月2日にH.S.コ―ル他
によって出願された発明の名称「区域選択性メタライズ
方法」と云う同第07/459,844号、1989年
6月5日にT.R.ホ―ラ―によって出願された発明の
名称「高密度相互接続構造に於ける許容公差及びチップ
の位置ぎめの適応形写真製版による対処の仕方」と云う
同第361,623号、1989年12月26日にT.
R.ホ―ラ―他によって出願された発明の名称「局部的
に向きを特定する配送方式」と云う同第07/457,
023号、1989年12月26日にH.S.コ―ル他
によって出願された発明の名称「レ―ザによって削摩し
得る重合体誘電体及び方法」と云う同第456,421
号、1989年12月21日にW.P.コルンルンプ他
によって出願された発明の名称「気密な高密度相互接続
電子装置」と云う同第454,546号、1989年1
2月26にH.S.コ―ル他によって出願された発明の
名称「強化した蛍光重合体及びそれを用いた相互接続構
造」と云う同第07/457,127号、1989年1
2月21日にC.W.アルケルバ―ガ他によって出願さ
れた発明の名称「エポキシ/ポリイミド共重合体混合誘
電体及びそれを用いた層状回路」と云う同第454,5
45号、1990年4月5日にW.P.コルンルンプ他
によって出願された発明の名称「マイクロ波モジュ―ル
に対する建築ブロック方式」と云う第07/504,7
60号、1990年4月5日にW.P.コルンルンプ他
によって出願された発明の名称「HDIマイクロ波回路
集成体」と云う同第07/504,821号、1990
年4月5日にN.S.スミス他によって出願された発明
の名称「高密度の電気接続を持つ超音波配列と云う同第
07/504,750号、1990年4月5日にW.P
.コルンルンプ他によって出願された発明の名称「マイ
クロ波部品試験方法及び装置」と云う同第07/504
,803号、1990年4月5日にW.P.コルンルン
プによって出願された発明の名称「こじんまりした高密
度相互接続マイクロ波装置」と云う同第07/504,
753号、1990年4月5日にC.W.アイケルバ―
ガ他によって出願された発明の名称「可撓性の高密度相
互接続構造及び可撓性を持って相互接続された装置」と
云う同第07/504,769号、1990年4月5日
にW.P.コルンルンプ他によって出願された発明の名
称「こじんまりした熱効率のよい焦点平面配列及びその
試験及び修理」と云う同第07/504,751号、1
990年4月5日にR.J.ウォジナロ―スキ―他によ
って出願された発明の名称「部品を上に取付けた高密度
相互接続構造」と云う同第07/504,749号、1
990年4月5日にR.J.ウォジナロ―スキ―他によ
って出願された発明の名称「室を含む高密度相互接続構
造」と云う同第07/504,770号、及び1990
年4月5日にW.P.コルンルンプ他によって出願され
た発明の名称「調整された動作特性を持つマイクロ波部
品と調整方法」と云う同第07/504,748号に記
載されている。こう云う米国特許及び特許出願をこゝで
引用しておく。
方法及びそれを製造する為の工具が、発明者C.W.ア
イケルバ―ガ他の発明の名称「多重チップ集積回路パッ
ケ―ジ形式及び方法」と云う米国特許第4,783,6
95号、発明者C.W.アイケルバ―ガ他の発明の名称
「高密度相互接続を施す為の適応形写真製版装置」と云
う同第4,835,704号、発明者C.W.アイケル
バ―ガ他の発明の名称「多重電子回路チップ・ハッケ―
ジ用の重合体誘電体にバイア孔を作る方法」と云う同第
4,714,516号、発明者R.J.ウォジナロ―ス
キ―他の発明の名称「新規なレジストのエキシマ・レ―
ザによるパタ―ンぎめ」と云う同第4,780,177
号、1989年9月27日にR.J.ウォジナロ―スキ
―他によって出願された発明の名称「基板に結合された
部品を除去する方法と装置」と云う係属中の米国特許出
願通し番号第249,927号、1989年2月14日
にC.W.アイケルバ―ガ他によって出願された発明の
名称「重合体材料にバイア孔を形成するレ―ザ・ビ―ム
走査方法」と云う同第310,149号、1989年2
月21日にR.J.ウォジナロ―スキ―他によって出願
された発明の名称「高密度相互接続用熱可塑性ダイス取
付け材料及び溶媒ダイス取付け処理」と云う同第312
,798号、1988年12月12日にC.W.アイケ
ルバ―ガ他によって出願された発明の名称「高密度相互
接続構造を修理する簡単な方法」と云う同第283,0
95号、1989年2月3日にH.S.コ―ル他によっ
て出願された発明の名称「製造方法及び集積回路試験構
造」と云う同第305,314号、1988年9月27
日にC.W.アイケルバ―ガ他によって出願された発明
の名称「容積効率の高い高密度相互接続部」と云う同第
250,010号、1989年3月28日にR.J.ウ
ォジナロ―スキ―他によって出願された発明の名称「高
密度相互接続集成体に使うダイス取付け方法」と云う同
第329,478号、1988年10月4日にH.S.
コ―ル他によって出願された発明の名称「レ―ザ相互接
続方法」と云う同第253,020号、1988年8月
5日にC.W.アイケルバ―ガ他によって出願された発
明の名称「着脱自在のオ―バ―レ―層を用いて電子回路
及び集積回路チップを試験する方法と形式」と云う同第
230,654号、1988年8月8日にY.S.リュ
―他によって出願された発明の名称「集積回路装置に使
う金属パタ―ンの直接的な沈積」と云う同第233,9
65号、1988年8月23日にY.S.リュ―他によ
って出願された発明の名称「活性剤のUVレ―ザ削摩に
よるメタライズ部の光パタ―ンぎめ方法」と云う同第2
37,638号、1988年8月25日にY.S.リュ
―他によって出願された発明の名称「集積回路装置に使
う耐火性金属線の直接的な書込み」と云う同第237,
685号、1988年8月30日にC.W.アイケルバ
―ガ他によって出願された発明の名称「重合体被膜オ―
バ―レ―層を用いて集積回路チップをパッケ―ジする方
法と装置」と云う同第240,367号、1989年4
月24日にH.S.コ―ル他によって出願された発明の
名称「電子パッケ―ジ用のシロキサン−ポリイミドの処
理方法」と云う同第342,153号、1988年12
月27日にY.S.リュ―他によって出願された発明の
名称「導電性及び非導電性基板上の選択的な電解沈積」
と云う同第289,944号、1989年2月17日に
R.J.ウォジナロ―スキ―よって出願された発明の名
称「結合可能な積層体を形成する為に熱可塑性材料に熱
硬化性被膜を結合する方法」と云う同第312,536
号、1989年6月8日にC.W.アイケルバ―ガ他に
よって出願された発明の名称「敏速注文設計及び独特な
試験能力用の集積回路パッケ―ジ形式」と云う同第36
3,646号、1990年1月2日にH.S.コ―ル他
によって出願された発明の名称「区域選択性メタライズ
方法」と云う同第07/459,844号、1989年
6月5日にT.R.ホ―ラ―によって出願された発明の
名称「高密度相互接続構造に於ける許容公差及びチップ
の位置ぎめの適応形写真製版による対処の仕方」と云う
同第361,623号、1989年12月26日にT.
R.ホ―ラ―他によって出願された発明の名称「局部的
に向きを特定する配送方式」と云う同第07/457,
023号、1989年12月26日にH.S.コ―ル他
によって出願された発明の名称「レ―ザによって削摩し
得る重合体誘電体及び方法」と云う同第456,421
号、1989年12月21日にW.P.コルンルンプ他
によって出願された発明の名称「気密な高密度相互接続
電子装置」と云う同第454,546号、1989年1
2月26にH.S.コ―ル他によって出願された発明の
名称「強化した蛍光重合体及びそれを用いた相互接続構
造」と云う同第07/457,127号、1989年1
2月21日にC.W.アルケルバ―ガ他によって出願さ
れた発明の名称「エポキシ/ポリイミド共重合体混合誘
電体及びそれを用いた層状回路」と云う同第454,5
45号、1990年4月5日にW.P.コルンルンプ他
によって出願された発明の名称「マイクロ波モジュ―ル
に対する建築ブロック方式」と云う第07/504,7
60号、1990年4月5日にW.P.コルンルンプ他
によって出願された発明の名称「HDIマイクロ波回路
集成体」と云う同第07/504,821号、1990
年4月5日にN.S.スミス他によって出願された発明
の名称「高密度の電気接続を持つ超音波配列と云う同第
07/504,750号、1990年4月5日にW.P
.コルンルンプ他によって出願された発明の名称「マイ
クロ波部品試験方法及び装置」と云う同第07/504
,803号、1990年4月5日にW.P.コルンルン
プによって出願された発明の名称「こじんまりした高密
度相互接続マイクロ波装置」と云う同第07/504,
753号、1990年4月5日にC.W.アイケルバ―
ガ他によって出願された発明の名称「可撓性の高密度相
互接続構造及び可撓性を持って相互接続された装置」と
云う同第07/504,769号、1990年4月5日
にW.P.コルンルンプ他によって出願された発明の名
称「こじんまりした熱効率のよい焦点平面配列及びその
試験及び修理」と云う同第07/504,751号、1
990年4月5日にR.J.ウォジナロ―スキ―他によ
って出願された発明の名称「部品を上に取付けた高密度
相互接続構造」と云う同第07/504,749号、1
990年4月5日にR.J.ウォジナロ―スキ―他によ
って出願された発明の名称「室を含む高密度相互接続構
造」と云う同第07/504,770号、及び1990
年4月5日にW.P.コルンルンプ他によって出願され
た発明の名称「調整された動作特性を持つマイクロ波部
品と調整方法」と云う同第07/504,748号に記
載されている。こう云う米国特許及び特許出願をこゝで
引用しておく。
【0010】この高密度相互接続装置は現在、40乃至
60個のチップを含み、それらが1,500乃至3,0
00個の節によって相互接続される様なかなり複雑な装
置の相互接続に使われており、この結果、コンピュ―タ
式配送装置は、全ての相互接続部の配送を首尾よく決め
る為には比較的長い運転(10乃至24時間)必要とす
ると共に、場合によっては、2つの信号層だけを使って
は、ある相互接続部の配送が出来ないことがある。
60個のチップを含み、それらが1,500乃至3,0
00個の節によって相互接続される様なかなり複雑な装
置の相互接続に使われており、この結果、コンピュ―タ
式配送装置は、全ての相互接続部の配送を首尾よく決め
る為には比較的長い運転(10乃至24時間)必要とす
ると共に、場合によっては、2つの信号層だけを使って
は、ある相互接続部の配送が出来ないことがある。
【0011】全般的に上に述べた形式の高密度相互接続
装置では、各々のメタライズ層及び各々の誘電体層のバ
イア孔のパタ―ンは、種々の集積回路チップ(配置され
た時の)の正確な位置に合せて個別に調整しなければな
らないか、或いは適応形写真製版装置が、種々の集積回
路チップの実際の位置に従って、理想的なメタライズ及
びバイア孔パタ―ンを調節しなければならない。上に引
用した米国特許第4,835,704号では、実際の位
置にある接点パッドに正しく接続する様にメタライズ・
パタ―ンを修正することにより、各々の集積回路チップ
及びその接点パッドの実際の位置に従って、理想的なメ
タライズ・パタ―ンを適応化することにより、この問題
が解決されている。この適応は、金属層の適応がその中
で起る各々の集積回路チップの許容位置の周りに「額縁
」を設けることによって可能になる。この適応を容易に
する為、理想的なメタライズに対する1つの設計規則は
、額縁と交差する各々の金属通路は、それが交差する額
縁の辺に対して垂直に交差しなければならない云うこと
である。各々のチップにわたる理想的なメタライズ・パ
タ―ンをチップに対して保ち、その為、理想的な位置に
対するチップのずれ並びに/又は回転に従って、メタラ
イズ・パタ―ンの内、額縁の外側にある部分に対してず
らし並びに/又は回転させなければならない。額縁の外
縁の外側にある理想的なメタライズ・パタ―ンを基板に
対して維持する。即ち、適応化過程の間変えない。各々
のチップの実際の位置に対する適応化は、そのチップに
対する額縁区域内にあるメタライズ・パタ―ンを修正し
て、その額縁の外縁にある理想的なメタライズ・パタ―
ンから、そのチップにわたるずらし/回転させた理想的
なメタライズ・パタ―ンまで正しく接続することが出来
る様にすることによって行なわれる。この結果、チップ
が、額縁の1辺に対して垂直に変位する時、又はこの辺
に対する理想的な位置に対して回転する時、導体がその
額縁の中である角度になる。
装置では、各々のメタライズ層及び各々の誘電体層のバ
イア孔のパタ―ンは、種々の集積回路チップ(配置され
た時の)の正確な位置に合せて個別に調整しなければな
らないか、或いは適応形写真製版装置が、種々の集積回
路チップの実際の位置に従って、理想的なメタライズ及
びバイア孔パタ―ンを調節しなければならない。上に引
用した米国特許第4,835,704号では、実際の位
置にある接点パッドに正しく接続する様にメタライズ・
パタ―ンを修正することにより、各々の集積回路チップ
及びその接点パッドの実際の位置に従って、理想的なメ
タライズ・パタ―ンを適応化することにより、この問題
が解決されている。この適応は、金属層の適応がその中
で起る各々の集積回路チップの許容位置の周りに「額縁
」を設けることによって可能になる。この適応を容易に
する為、理想的なメタライズに対する1つの設計規則は
、額縁と交差する各々の金属通路は、それが交差する額
縁の辺に対して垂直に交差しなければならない云うこと
である。各々のチップにわたる理想的なメタライズ・パ
タ―ンをチップに対して保ち、その為、理想的な位置に
対するチップのずれ並びに/又は回転に従って、メタラ
イズ・パタ―ンの内、額縁の外側にある部分に対してず
らし並びに/又は回転させなければならない。額縁の外
縁の外側にある理想的なメタライズ・パタ―ンを基板に
対して維持する。即ち、適応化過程の間変えない。各々
のチップの実際の位置に対する適応化は、そのチップに
対する額縁区域内にあるメタライズ・パタ―ンを修正し
て、その額縁の外縁にある理想的なメタライズ・パタ―
ンから、そのチップにわたるずらし/回転させた理想的
なメタライズ・パタ―ンまで正しく接続することが出来
る様にすることによって行なわれる。この結果、チップ
が、額縁の1辺に対して垂直に変位する時、又はこの辺
に対する理想的な位置に対して回転する時、導体がその
額縁の中である角度になる。
【0012】上に引用した係属中の米国特許出願通し番
号第361,623号、発明の名称「高密度相互接続構
造でチップの位置ぎめの許容公差の適応形写真製版によ
る対処の仕方」では、チップの位置ぎめの配置の許容公
差に対処する為、高密度相互接続構造の内、接点パッド
に対するバイア接続をしようとする信号層に接点アイラ
ンドを設ける。接点アイランドは、チップが正常な許容
公差の範囲内に配置されている限り、信号層内の各々の
接点アイランドが、バイア孔を、接点パッドと重なる場
所に位置ぎめすることが出来る様にするのに十分な量だ
け、チップ上の関連する接点パッドに重なり、それが信
号層の接点アイランドと重なる様にする。これは有効で
あるが、高密度の相互接続には、信号層の比較的大きな
接点アイランド(典型的には中心間8ミルの4ミルの接
点パッドでは、4ミル平方(〜100ミクロン平方))
を設けることが要求されるが、導体の伸び自体は僅か1
.5ミルの幅(〜40ミクロンの幅)であることであり
、米国特許第4,835,704号のやり方では、バイ
アの上に中心合せした4ミル平方のカバ―・パッドしか
必要としない。この方式は、バイアで2×2ミルの重な
りが要求される時、チップの配置に対する最大の許容公
差は±2ミルしかとれない。配置の許容公差が更に大き
い場合、接点アイランドは6ミル平方にすることが出来
るが、その場合信号導体は隣合った接点アイランドの間
を伸びることが出来ない。
号第361,623号、発明の名称「高密度相互接続構
造でチップの位置ぎめの許容公差の適応形写真製版によ
る対処の仕方」では、チップの位置ぎめの配置の許容公
差に対処する為、高密度相互接続構造の内、接点パッド
に対するバイア接続をしようとする信号層に接点アイラ
ンドを設ける。接点アイランドは、チップが正常な許容
公差の範囲内に配置されている限り、信号層内の各々の
接点アイランドが、バイア孔を、接点パッドと重なる場
所に位置ぎめすることが出来る様にするのに十分な量だ
け、チップ上の関連する接点パッドに重なり、それが信
号層の接点アイランドと重なる様にする。これは有効で
あるが、高密度の相互接続には、信号層の比較的大きな
接点アイランド(典型的には中心間8ミルの4ミルの接
点パッドでは、4ミル平方(〜100ミクロン平方))
を設けることが要求されるが、導体の伸び自体は僅か1
.5ミルの幅(〜40ミクロンの幅)であることであり
、米国特許第4,835,704号のやり方では、バイ
アの上に中心合せした4ミル平方のカバ―・パッドしか
必要としない。この方式は、バイアで2×2ミルの重な
りが要求される時、チップの配置に対する最大の許容公
差は±2ミルしかとれない。配置の許容公差が更に大き
い場合、接点アイランドは6ミル平方にすることが出来
るが、その場合信号導体は隣合った接点アイランドの間
を伸びることが出来ない。
【0013】こう云う大きな接点アイランドが存在する
結果として、信号層内の導体の伸びの間隔は、接点アイ
ランドと隣接する信号部分の間の設計規則によるすき間
を保つ為に本来必要とするよりも、ずっと大きく隔てな
ければならない。正しく整合した導体の間でバイア孔を
正しくカバ―する為には、現在では、この様なバイア孔
の場所で信号導体にカバ―・パッドを設けることが好ま
しい。このカバ―・パッドは僅か2ミル平方(〜50ミ
クロン平方)であり、従って係属中の米国特許出願通し
番号第361,623号の接点アイランドよりも、配線
密度に対する影響がずっと小さい。係属中の米国特許出
願通し番号第361,623号では、その図10の説明
で、隣接した接点アイランドの間に別の導体を配置する
のを妨げる程、接点アイランドを十分大きくしなければ
ならない時、接点アイランドを異なる導体層に配置する
ことを述べている。
結果として、信号層内の導体の伸びの間隔は、接点アイ
ランドと隣接する信号部分の間の設計規則によるすき間
を保つ為に本来必要とするよりも、ずっと大きく隔てな
ければならない。正しく整合した導体の間でバイア孔を
正しくカバ―する為には、現在では、この様なバイア孔
の場所で信号導体にカバ―・パッドを設けることが好ま
しい。このカバ―・パッドは僅か2ミル平方(〜50ミ
クロン平方)であり、従って係属中の米国特許出願通し
番号第361,623号の接点アイランドよりも、配線
密度に対する影響がずっと小さい。係属中の米国特許出
願通し番号第361,623号では、その図10の説明
で、隣接した接点アイランドの間に別の導体を配置する
のを妨げる程、接点アイランドを十分大きくしなければ
ならない時、接点アイランドを異なる導体層に配置する
ことを述べている。
【0014】係属中の米国特許出願通し番号第07/4
57,023号、発明の名称「局部的に向きに特有な配
送方式」では、チップの縁の近辺の制限された区域を除
いて、高密度相互接続構造の各々の層で、導体が垂直方
向にも水平方向にも伸びることを許すことにより、信号
導体の配置に対する配送プログラムの制限を減少してい
る。チップの縁の近辺では、ことごとくの層の導体は、
チップのその縁に対して垂直に伸びる様に制限され、こ
うしてチップが理想的な位置からずれた時、米国特許第
4,835,704号に従って作られた配送平面の部分
での、導体の向きの変化が出来る様にしている。
57,023号、発明の名称「局部的に向きに特有な配
送方式」では、チップの縁の近辺の制限された区域を除
いて、高密度相互接続構造の各々の層で、導体が垂直方
向にも水平方向にも伸びることを許すことにより、信号
導体の配置に対する配送プログラムの制限を減少してい
る。チップの縁の近辺では、ことごとくの層の導体は、
チップのその縁に対して垂直に伸びる様に制限され、こ
うしてチップが理想的な位置からずれた時、米国特許第
4,835,704号に従って作られた配送平面の部分
での、導体の向きの変化が出来る様にしている。
【0015】この高密度相互接続構造装置が成熟するに
つれて、その相互接続に幾つもの信号層を必要とする複
雑な装置の比較的大量の生産に、これを使うことに関心
が次第に向けられる様になって来た。高密度相互接続構
造のことごとくの導体層で適応化が要求される場合、各
々の層の導体パタ―ンがレ―ザによって個別に書込まれ
る。従って、生産の環境で、スル―プットがレ―ザによ
って制限されることがあり、その結果、幾つものレ―ザ
を必要とする。
つれて、その相互接続に幾つもの信号層を必要とする複
雑な装置の比較的大量の生産に、これを使うことに関心
が次第に向けられる様になって来た。高密度相互接続構
造のことごとくの導体層で適応化が要求される場合、各
々の層の導体パタ―ンがレ―ザによって個別に書込まれ
る。従って、生産の環境で、スル―プットがレ―ザによ
って制限されることがあり、その結果、幾つものレ―ザ
を必要とする。
【0016】従って、高密度相互接続構造でチップの配
置の許容公差に対処する改良された方式に対する要望が
ある。
置の許容公差に対処する改良された方式に対する要望が
ある。
【0017】
【発明の目的】従って、この発明の主な目的は、信号導
体層にも配送装置にも制約を加えない様な形で、高密度
相互接続構造に於けるチップの配置の許容公差に対処す
ることである。
体層にも配送装置にも制約を加えない様な形で、高密度
相互接続構造に於けるチップの配置の許容公差に対処す
ることである。
【0018】この発明の別の目的は、チップの配置の許
容公差に対処する際、高密度相互接続構造の信号導体層
の適応化を避けることである。
容公差に対処する際、高密度相互接続構造の信号導体層
の適応化を避けることである。
【0019】この発明の別の目的は、高密度相互接続構
造の最初の、信号でない導体層に於けるチップの配置の
許容公差に完全に対処することである。
造の最初の、信号でない導体層に於けるチップの配置の
許容公差に完全に対処することである。
【0020】この発明の別の目的は、その様な層を含む
高密度相互接続構造の接地平面層及び電力平面層に於け
るチップの配置の許容公差に対処することである。
高密度相互接続構造の接地平面層及び電力平面層に於け
るチップの配置の許容公差に対処することである。
【0021】この発明の別の目的は、過度の配送時間を
必要せずに、複雑度の増した構造の配送が出来る様にす
ることである。
必要せずに、複雑度の増した構造の配送が出来る様にす
ることである。
【0022】
【発明の概要】上に述べた目的、並びに図面を含めて明
細書全体から明らかになるその他の目的が、この発明で
は、高密度相互接続構造の第1の導体層に整合導体パタ
―ンを設け、必要であれば、整合導体の位置を実際のチ
ップの配置に適応させることによって達成される。高密
度相互接続構造に接続しようとする接点パッド毎に、1
つの整合導体が関係している。理想的な位置からのチッ
プの配置ずれの量に応じて、単に、重なる信号導体をそ
の整合導体に接続するバイア孔の配置を調節することに
よって、この配置ずれを補償することが出来る。或いは
、整合導体の位置も適応させて、そのバイア孔がその整
合導体に正しく重なる場所に整合導体を位置ぎめすると
共に、それに対して信号導体が正しく重なる様にしても
よい。高密度相互接続構造のこの整合導体層は、チップ
とそれに重なる信号導体の間を遮蔽する為、並びに装置
が可能な最高速度で動作出来る様にするのに必要な低い
電圧降下にする為、及び整合導体をそれに専用にするこ
とによって高密度相互接続構造の導体層の「無駄」を避
ける為に、接地平面にすることが好ましい。
細書全体から明らかになるその他の目的が、この発明で
は、高密度相互接続構造の第1の導体層に整合導体パタ
―ンを設け、必要であれば、整合導体の位置を実際のチ
ップの配置に適応させることによって達成される。高密
度相互接続構造に接続しようとする接点パッド毎に、1
つの整合導体が関係している。理想的な位置からのチッ
プの配置ずれの量に応じて、単に、重なる信号導体をそ
の整合導体に接続するバイア孔の配置を調節することに
よって、この配置ずれを補償することが出来る。或いは
、整合導体の位置も適応させて、そのバイア孔がその整
合導体に正しく重なる場所に整合導体を位置ぎめすると
共に、それに対して信号導体が正しく重なる様にしても
よい。高密度相互接続構造のこの整合導体層は、チップ
とそれに重なる信号導体の間を遮蔽する為、並びに装置
が可能な最高速度で動作出来る様にするのに必要な低い
電圧降下にする為、及び整合導体をそれに専用にするこ
とによって高密度相互接続構造の導体層の「無駄」を避
ける為に、接地平面にすることが好ましい。
【0023】高密度相互接続構造の最初の2つの導体層
に整合導体を設けることにより、更に幅広く対処するこ
とが出来る。現在用いられているチップの接点パッドの
寸法及び間隔では、整合導体の2層で、受入れられる様
なあらゆる配置の許容公差に対処するのに十分であるは
ずである。然し、必要であれば、整合導体の層を更に多
くしてもよい。
に整合導体を設けることにより、更に幅広く対処するこ
とが出来る。現在用いられているチップの接点パッドの
寸法及び間隔では、整合導体の2層で、受入れられる様
なあらゆる配置の許容公差に対処するのに十分であるは
ずである。然し、必要であれば、整合導体の層を更に多
くしてもよい。
【0024】整合導体は、ことごとくのチップ接続部に
対し、第1の信号層のバイア孔が、固定の非適応形の信
号導体パタ―ンに対して正しく位置ぎめされた時、その
導体の上に整合する様な場所に位置ぎめされたチップの
接点パッドに接続された導体を設ける。その結果、信号
導体層は、その導体を露出させるバイア孔の固定パタ―
ンと単に整合した固定パタ―ンを有する。これによって
、信号層及びそれに対するバイア孔は適応化を用いずに
パタ―ンぎめすることが出来る。こう云う層は、予め作
られた標準形のマスクを使ってパタ―ンぎめすることが
出来る。
対し、第1の信号層のバイア孔が、固定の非適応形の信
号導体パタ―ンに対して正しく位置ぎめされた時、その
導体の上に整合する様な場所に位置ぎめされたチップの
接点パッドに接続された導体を設ける。その結果、信号
導体層は、その導体を露出させるバイア孔の固定パタ―
ンと単に整合した固定パタ―ンを有する。これによって
、信号層及びそれに対するバイア孔は適応化を用いずに
パタ―ンぎめすることが出来る。こう云う層は、予め作
られた標準形のマスクを使ってパタ―ンぎめすることが
出来る。
【0025】この発明の要旨は特許請求の範囲に具体的
に且つ明確に記載してあるが、この発明の構成、作用及
びその他の目的並びに利点は、以下図面について説明す
る所から最もよく理解されよう。
に且つ明確に記載してあるが、この発明の構成、作用及
びその他の目的並びに利点は、以下図面について説明す
る所から最もよく理解されよう。
【0026】
【詳しい記載】図1には、高密度相互接続構造10の一
部分が平面図で示されている。図示の部分は、チップの
2辺に沿って四角のチップ接点パッド18を持つチップ
16の隅を含む。図2に断面図で更に詳しく示す様に、
チップ及びその接点パッドの上に一連の誘電体層20,
22,24、整合導体の2層30,40及び信号導体層
50が配置されている。信号導体50は導電部分又はト
レ―ス52と、拡大カバ―・パッド58とで構成され、
このパッドの所で下側レベルにある導体とバイア孔を介
して接続される。整合導体30,40は、カバ―・パッ
ド及び接点パッドが理想的な整合状態からずれるか或い
はその他の形でその整合が外れる様に配置されている時
、カバ―・パッド58とそれに関連した接点パッドの間
に接続通路を作る様に、その位置を動かすことが出来る
ので、整合補正導体とも呼ばれる。図1の平面図では、
第1レベルの整合導体30を破線の輪郭で示して、実線
で示したその下の接点パッド及びその上の導体と区別す
ることが出来る様にしている。第2レベルの整合導体4
0が、図1では点線の平面図で示されており、信号導体
を実線で示してあるが、これはその寸法が小さくて、そ
の下に示した接点パッドを示す実線と区別がつくからで
ある。図1では、信号導体パタ―ン及び接点パッド・パ
タ―ンが理想的に整合している場合を示してある。この
場合、信号導体のカバ―・パッド58が接点パッド18
の中心の上にある。4ミル平方の接点パッドを中心間8
ミルで配置した典型的な半導体チップでは、整合導体3
0,40は6ミル×12ミル、即ち接点パッドの1辺の
長さの1.5倍と接点パッドの1辺の長さの3倍とを掛
けた値にすることが好ましい。勿論、この他の寸法及び
形を使ってもよい。図示の理想的な整合状態では、整合
導体30,40が互いに整合している。導体40を導体
30より若干小さく示したのは、夫々の境界がはっきり
見える様にする為である。実際の構造では、導体30,
40が同じ寸法であることが好ましい。
部分が平面図で示されている。図示の部分は、チップの
2辺に沿って四角のチップ接点パッド18を持つチップ
16の隅を含む。図2に断面図で更に詳しく示す様に、
チップ及びその接点パッドの上に一連の誘電体層20,
22,24、整合導体の2層30,40及び信号導体層
50が配置されている。信号導体50は導電部分又はト
レ―ス52と、拡大カバ―・パッド58とで構成され、
このパッドの所で下側レベルにある導体とバイア孔を介
して接続される。整合導体30,40は、カバ―・パッ
ド及び接点パッドが理想的な整合状態からずれるか或い
はその他の形でその整合が外れる様に配置されている時
、カバ―・パッド58とそれに関連した接点パッドの間
に接続通路を作る様に、その位置を動かすことが出来る
ので、整合補正導体とも呼ばれる。図1の平面図では、
第1レベルの整合導体30を破線の輪郭で示して、実線
で示したその下の接点パッド及びその上の導体と区別す
ることが出来る様にしている。第2レベルの整合導体4
0が、図1では点線の平面図で示されており、信号導体
を実線で示してあるが、これはその寸法が小さくて、そ
の下に示した接点パッドを示す実線と区別がつくからで
ある。図1では、信号導体パタ―ン及び接点パッド・パ
タ―ンが理想的に整合している場合を示してある。この
場合、信号導体のカバ―・パッド58が接点パッド18
の中心の上にある。4ミル平方の接点パッドを中心間8
ミルで配置した典型的な半導体チップでは、整合導体3
0,40は6ミル×12ミル、即ち接点パッドの1辺の
長さの1.5倍と接点パッドの1辺の長さの3倍とを掛
けた値にすることが好ましい。勿論、この他の寸法及び
形を使ってもよい。図示の理想的な整合状態では、整合
導体30,40が互いに整合している。導体40を導体
30より若干小さく示したのは、夫々の境界がはっきり
見える様にする為である。実際の構造では、導体30,
40が同じ寸法であることが好ましい。
【0027】図2は図1の構造を、図1の天辺にある接
点パッド18の行で切った模式化した断面図である。図
2は、少なくとも高密度相互接続構造を製造する間は、
その上にチップ16が配置される高密度相互接続構造の
基板12の一部分をも示している。図1に切断線を示さ
なかったのは、この断面が異なる導体層では異なる場所
でとってあるからである。各々の導体の断面は、それを
次に下にある導体と接続するバイアの平面で切ってある
が、これは、チップの接点パッド18を関連する第1及
び第2の整合導体(夫々30,40)によって関連する
信号導体50に接続する様子をはっきりと示す為である
。カバ―・パッド18から下向きに伸びる信号導体のバ
イア部分が、参照数字54で示されている。整合導体3
0,40のバイア部分が夫々参照数字34,44で示さ
れている。図1の構造では、設計規則が許せば、バイア
孔は直接重ね合せにすることが出来る。この発明では、
図1に平面図で示す様に、それらを隔てる方が好ましい
。この場合、各々の円が平面図のその場所にある1つ又
は更に多くのバイアを表わす。誘電体材料の第1の層に
あるバイア(これも第1の導体層、従って整合導体30
の一部分である)が、平面図では大文字「A」で示され
ている。誘電体材料の第2の層にあるバイア(これらは
第2の導体層、従って整合導体40の一部分である)は
平面図では大文字「B」で示されている。誘電体材料の
第3の層にあるバイア(これらは第3の導体層、従って
カバ―・パッド58の一部分である)が平面図では大文
字「C」で示されている。即ち、「A+C」と記した円
は、直接的に接続されていないが、垂直方向に整合した
バイア34及びバイア54の平面図に於ける場所を示す
。「B」と記した円は、バイア44の平面図に於ける場
所を示す。図2の一番右の接点パッド18に関連するバ
イアに対して、こう云う文字を用いている。バイアBを
バイアA及びCからずらしたことにより、隣合った層に
ある2つのバイアを互いに上下に重ねた場合に起り得る
高密度相互接続構造の凹みが出来るのを避けている。図
示の場合、誘電体層22が第1の層のバイア34(A)
の凹みを埋め、こうしてメタライズ部40に対して平面
状の面を作っている。
点パッド18の行で切った模式化した断面図である。図
2は、少なくとも高密度相互接続構造を製造する間は、
その上にチップ16が配置される高密度相互接続構造の
基板12の一部分をも示している。図1に切断線を示さ
なかったのは、この断面が異なる導体層では異なる場所
でとってあるからである。各々の導体の断面は、それを
次に下にある導体と接続するバイアの平面で切ってある
が、これは、チップの接点パッド18を関連する第1及
び第2の整合導体(夫々30,40)によって関連する
信号導体50に接続する様子をはっきりと示す為である
。カバ―・パッド18から下向きに伸びる信号導体のバ
イア部分が、参照数字54で示されている。整合導体3
0,40のバイア部分が夫々参照数字34,44で示さ
れている。図1の構造では、設計規則が許せば、バイア
孔は直接重ね合せにすることが出来る。この発明では、
図1に平面図で示す様に、それらを隔てる方が好ましい
。この場合、各々の円が平面図のその場所にある1つ又
は更に多くのバイアを表わす。誘電体材料の第1の層に
あるバイア(これも第1の導体層、従って整合導体30
の一部分である)が、平面図では大文字「A」で示され
ている。誘電体材料の第2の層にあるバイア(これらは
第2の導体層、従って整合導体40の一部分である)は
平面図では大文字「B」で示されている。誘電体材料の
第3の層にあるバイア(これらは第3の導体層、従って
カバ―・パッド58の一部分である)が平面図では大文
字「C」で示されている。即ち、「A+C」と記した円
は、直接的に接続されていないが、垂直方向に整合した
バイア34及びバイア54の平面図に於ける場所を示す
。「B」と記した円は、バイア44の平面図に於ける場
所を示す。図2の一番右の接点パッド18に関連するバ
イアに対して、こう云う文字を用いている。バイアBを
バイアA及びCからずらしたことにより、隣合った層に
ある2つのバイアを互いに上下に重ねた場合に起り得る
高密度相互接続構造の凹みが出来るのを避けている。図
示の場合、誘電体層22が第1の層のバイア34(A)
の凹みを埋め、こうしてメタライズ部40に対して平面
状の面を作っている。
【0028】平面図で示した各々の図では、チップの縁
の垂直部分に沿った整合導体パタ―ンを示してあるが、
こゝでは詳しく説明しない。これは、重なり方及び接続
は、チップの水平の縁に沿った接続を詳しく説明する所
から明らかと思われるからである。チップの垂直の縁に
沿って、誘電体材料の第1の層にあるバイアを小文字「
a」で示してあり、誘電体材料の第2の層にあるバイア
を小文字「b」で示してあり、誘電体材料の第3の層に
あるバイアを小文字「c」で示してある。これは、チッ
プ16の隅の近辺で、側面の接点パッドに関連するバイ
アと頂部の接点パッドに関連するバイアとの混同を避け
る為である。
の垂直部分に沿った整合導体パタ―ンを示してあるが、
こゝでは詳しく説明しない。これは、重なり方及び接続
は、チップの水平の縁に沿った接続を詳しく説明する所
から明らかと思われるからである。チップの垂直の縁に
沿って、誘電体材料の第1の層にあるバイアを小文字「
a」で示してあり、誘電体材料の第2の層にあるバイア
を小文字「b」で示してあり、誘電体材料の第3の層に
あるバイアを小文字「c」で示してある。これは、チッ
プ16の隅の近辺で、側面の接点パッドに関連するバイ
アと頂部の接点パッドに関連するバイアとの混同を避け
る為である。
【0029】図1に示した構造が、その一部分を図1に
示した高密度相互接続構造10によって相互接続される
ずっと大きい多重チップ装置の小さな一部分に過ぎない
ことを承知されたい。この一層大きな装置に於ける各々
のチップの実際の配置は独自の位置であって、そのチッ
プに対する所望の理想的な位置からそれ自身の偏差を持
っている。その結果、信号層のカバ―・パッドとチップ
の接点パッドの間の理想的な整合状態は、この構造の大
部分のチップでは存在せず、構造内のどのチップでも存
在しないことがある。任意の特定のチップ16の接点パ
ッドに対する信号導体層の位置が、構造内に設けられた
ことごとくのチップの実際の位置に対して、信号導体パ
タ―ンの全体としての最善のはめ合せの整合によって決
定される。信号層のこの位置が、個々のチップをその上
に配置した基板に対する理想的な位置であることがある
し、或いはその他の位置であることもある。然し、各々
のチップで、そのチップはそれに重なる信号導体パタ―
ンに対する理想的な位置からある特定の変位を持ってい
る。以下の説明では、判り易くする為、チップの接点パ
ッド18と信号導体層のカバ―・パッド58の間の変位
を、信号導体層に対するチップの接点パッドの変位と云
い表わす。これは信号導体層が構造全体にわたって拡が
っており、1つの共通の基準として役立ち、全ての変位
はそれに対して云い表わすことが出来るからである。
示した高密度相互接続構造10によって相互接続される
ずっと大きい多重チップ装置の小さな一部分に過ぎない
ことを承知されたい。この一層大きな装置に於ける各々
のチップの実際の配置は独自の位置であって、そのチッ
プに対する所望の理想的な位置からそれ自身の偏差を持
っている。その結果、信号層のカバ―・パッドとチップ
の接点パッドの間の理想的な整合状態は、この構造の大
部分のチップでは存在せず、構造内のどのチップでも存
在しないことがある。任意の特定のチップ16の接点パ
ッドに対する信号導体層の位置が、構造内に設けられた
ことごとくのチップの実際の位置に対して、信号導体パ
タ―ンの全体としての最善のはめ合せの整合によって決
定される。信号層のこの位置が、個々のチップをその上
に配置した基板に対する理想的な位置であることがある
し、或いはその他の位置であることもある。然し、各々
のチップで、そのチップはそれに重なる信号導体パタ―
ンに対する理想的な位置からある特定の変位を持ってい
る。以下の説明では、判り易くする為、チップの接点パ
ッド18と信号導体層のカバ―・パッド58の間の変位
を、信号導体層に対するチップの接点パッドの変位と云
い表わす。これは信号導体層が構造全体にわたって拡が
っており、1つの共通の基準として役立ち、全ての変位
はそれに対して云い表わすことが出来るからである。
【0030】各々の接点パッド又はチップに対し、第1
及び第2の整合導体30,40をそこに配置すべき適当
な位置を決定する時、信号層を配置する位置を最初に決
定する。次に、その整合導体とその接点パッドの間にバ
イア接続を形成するのに十分な量だけ、第1の整合導体
30が接点パッド18と重なる様に、第1及び第2の整
合導体に対する位置を選ぶ。同様に、第2の整合導体4
0に対する位置は、それと第1の整合導体30の間に十
分な重なりが生じて、それらを接続するバイア孔がその
重なり部内で正しく位置ぎめ出来る様にすると同時に、
その第2の整合導体40を問題の接点パッドに接続すべ
き信号導体のカバ―・パッド58が、完全にこの第2の
整合導体の上に配置されて、正しいバイアによってそれ
に接続することが出来る様な位置に位置ぎめする。この
為、整合導体に対する特定の位置は、チップの実際の配
置に従って適応し、信号導体層の未だ配置はされていな
いが既に判っている位置、及びチップの接点パッドの判
っていて既に配置されている実際の位置に基づいて決定
される。
及び第2の整合導体30,40をそこに配置すべき適当
な位置を決定する時、信号層を配置する位置を最初に決
定する。次に、その整合導体とその接点パッドの間にバ
イア接続を形成するのに十分な量だけ、第1の整合導体
30が接点パッド18と重なる様に、第1及び第2の整
合導体に対する位置を選ぶ。同様に、第2の整合導体4
0に対する位置は、それと第1の整合導体30の間に十
分な重なりが生じて、それらを接続するバイア孔がその
重なり部内で正しく位置ぎめ出来る様にすると同時に、
その第2の整合導体40を問題の接点パッドに接続すべ
き信号導体のカバ―・パッド58が、完全にこの第2の
整合導体の上に配置されて、正しいバイアによってそれ
に接続することが出来る様な位置に位置ぎめする。この
為、整合導体に対する特定の位置は、チップの実際の配
置に従って適応し、信号導体層の未だ配置はされていな
いが既に判っている位置、及びチップの接点パッドの判
っていて既に配置されている実際の位置に基づいて決定
される。
【0031】図3及び4は接点パッド18が信号導体の
カバ―・パッド58に対して、X方向に+7ミル、Y方
向に+7ミル変位している場合を示す。この場合、下側
の整合導体30(隅から離れている)を接点パッド18
に対してずらして、チップの頂部に沿って配置されてい
る接点パッド18を、それらが第1レベル整合導体30
の右上隅がちょうど完全に重なる様に配置する。第2レ
ベルの整合導体40は左に下向きにずらして、図3に示
す様に、それらが整合導体30とX方向に2ミルの重な
りを持つ様にする。この代りに、整合導体40を整合導
体30と同じY方向の位置に配置してもよい。各々の整
合導体40が、整合導体40の左側で、関連する信号導
体50のカバ―・パッド58とちょうど完全に重なる様
になる。第1レベルのバイア接続部が、円Aで示す様に
、接点パッド18の中心に来る。第1及び第2の整合導
体の間にある第2レベルのバイアは、円Bで示す様に、
そのX方向の重なりが中心合せされる。信号導体のカバ
―・パッド58と第2の整合導体40の間の第3レベル
のバイアは、円Cで示す様に、カバ―・パッド58の中
心に来る。
カバ―・パッド58に対して、X方向に+7ミル、Y方
向に+7ミル変位している場合を示す。この場合、下側
の整合導体30(隅から離れている)を接点パッド18
に対してずらして、チップの頂部に沿って配置されてい
る接点パッド18を、それらが第1レベル整合導体30
の右上隅がちょうど完全に重なる様に配置する。第2レ
ベルの整合導体40は左に下向きにずらして、図3に示
す様に、それらが整合導体30とX方向に2ミルの重な
りを持つ様にする。この代りに、整合導体40を整合導
体30と同じY方向の位置に配置してもよい。各々の整
合導体40が、整合導体40の左側で、関連する信号導
体50のカバ―・パッド58とちょうど完全に重なる様
になる。第1レベルのバイア接続部が、円Aで示す様に
、接点パッド18の中心に来る。第1及び第2の整合導
体の間にある第2レベルのバイアは、円Bで示す様に、
そのX方向の重なりが中心合せされる。信号導体のカバ
―・パッド58と第2の整合導体40の間の第3レベル
のバイアは、円Cで示す様に、カバ―・パッド58の中
心に来る。
【0032】接点パッド18を整合導体30,40によ
ってカバ―・パッド58に接続するやり方が、図2と同
様に、図4に断面で示されている。この場合、断面は次
に下のレベルに接続されたバイアの平面内で各々のメタ
ライズ・レベルの所でとってある。この形から、信号導
体に対する接点パッドのY方向の変位が全くなければ、
各々の信号導体のカバ―・パッド58は、関連する接点
パッドに隣接した接点パッド18の真上に配置されるこ
とが理解されよう。この2レベルの整合導体装置は、図
4から明らかな様に、接点パッドの短絡を伴わずに、こ
の様な変位を取扱うことが出来る。然し、この様な場合
は、設計規則に反することなく、1レベルの整合導体に
よって処理することは出来ない。
ってカバ―・パッド58に接続するやり方が、図2と同
様に、図4に断面で示されている。この場合、断面は次
に下のレベルに接続されたバイアの平面内で各々のメタ
ライズ・レベルの所でとってある。この形から、信号導
体に対する接点パッドのY方向の変位が全くなければ、
各々の信号導体のカバ―・パッド58は、関連する接点
パッドに隣接した接点パッド18の真上に配置されるこ
とが理解されよう。この2レベルの整合導体装置は、図
4から明らかな様に、接点パッドの短絡を伴わずに、こ
の様な変位を取扱うことが出来る。然し、この様な場合
は、設計規則に反することなく、1レベルの整合導体に
よって処理することは出来ない。
【0033】図4の左下部分には、一番左の信号導体の
カバ―・パッド58の中心が関連するチップの接点パッ
ド18の中心からずれている距離を示す目盛が示されて
いる。この形では、この距離が7ミルである。これは、
第1レベルのバイア孔が接点パッド18から離れない様
に保証する為に、そうするのが望ましいと考えられるが
、第1レベルの整合導体30がチップの接点パッド18
と完全に重なる様にしながら、こゝに示した寸法の矩形
の整合導体を用いて処理することが出来る最大の変位で
ある。
カバ―・パッド58の中心が関連するチップの接点パッ
ド18の中心からずれている距離を示す目盛が示されて
いる。この形では、この距離が7ミルである。これは、
第1レベルのバイア孔が接点パッド18から離れない様
に保証する為に、そうするのが望ましいと考えられるが
、第1レベルの整合導体30がチップの接点パッド18
と完全に重なる様にしながら、こゝに示した寸法の矩形
の整合導体を用いて処理することが出来る最大の変位で
ある。
【0034】図5及び6には、図3及び4に示したのと
同様な場合が示してある。然し、図5では、第1レベル
の整合導体30は、接点パッド18と2ミル×2ミルの
重なりしか持たない様にずらすことが許されている。こ
う云う場合、図6の右下の目盛で示す様に、±9ミルの
位置ずれを処理することが出来る。
同様な場合が示してある。然し、図5では、第1レベル
の整合導体30は、接点パッド18と2ミル×2ミルの
重なりしか持たない様にずらすことが許されている。こ
う云う場合、図6の右下の目盛で示す様に、±9ミルの
位置ずれを処理することが出来る。
【0035】チップの隅の近辺では、整合導体の位置ぎ
めの反復的なパタ―ン及び整合導体の標準寸法は、短絡
を生ずることなく、各々のカバ―・パッド58とそれに
関連する接点パッド18の間に接続部が得られる様に調
節される。整合外れが小さい場合、整合導体のパタ―ン
のこの様な変動を避けることが出来る。その代りに、上
隅の接点パッド18及び上隅のカバ―・パッド58に対
するパタ―ンを、他の頂部の各々の接点パッドに対して
繰返すことが出来る。
めの反復的なパタ―ン及び整合導体の標準寸法は、短絡
を生ずることなく、各々のカバ―・パッド58とそれに
関連する接点パッド18の間に接続部が得られる様に調
節される。整合外れが小さい場合、整合導体のパタ―ン
のこの様な変動を避けることが出来る。その代りに、上
隅の接点パッド18及び上隅のカバ―・パッド58に対
するパタ―ンを、他の頂部の各々の接点パッドに対して
繰返すことが出来る。
【0036】図7及び8には、2レベルの矩形の整合導
体だけでは処理することの出来ない位置ずれが示されて
いる。この場合、接点パッド18は信号導体のカバ―・
パッド58からX方向に+13ミルずれている。この為
、接点パッドは、別の接点パッド18がカバ―・パッド
58とそれを接続すべき関連する接点パッド18との間
に介在する様な場所に配置することになる。図7に平面
図で示す様に、L字形の第1レベルの整合導体30′が
用いられるが、これは頂部の接点パッド18からチップ
の中心に向って位置ぎめされる場合と、頂部の接点パッ
ド18からチップの中心から遠ざかる様に位置ぎめされ
る場合とが交互に変わる。その時、図示の矩形の第2レ
ベルの整合導体40′が、短絡を生ずることなく、カバ
―・パッド58とそれに関連する接点パッドの間の接続
部を作ることが出来る。図8に示す断面図では、接点パ
ッドから外向きに配置されている第1レベルの整合導体
30を破線で示し、第1レベルの他の整合導体の上方に
示して、カバ―・パッド58と接点パッド18の間の接
続の仕方をはっきりと示している。
体だけでは処理することの出来ない位置ずれが示されて
いる。この場合、接点パッド18は信号導体のカバ―・
パッド58からX方向に+13ミルずれている。この為
、接点パッドは、別の接点パッド18がカバ―・パッド
58とそれを接続すべき関連する接点パッド18との間
に介在する様な場所に配置することになる。図7に平面
図で示す様に、L字形の第1レベルの整合導体30′が
用いられるが、これは頂部の接点パッド18からチップ
の中心に向って位置ぎめされる場合と、頂部の接点パッ
ド18からチップの中心から遠ざかる様に位置ぎめされ
る場合とが交互に変わる。その時、図示の矩形の第2レ
ベルの整合導体40′が、短絡を生ずることなく、カバ
―・パッド58とそれに関連する接点パッドの間の接続
部を作ることが出来る。図8に示す断面図では、接点パ
ッドから外向きに配置されている第1レベルの整合導体
30を破線で示し、第1レベルの他の整合導体の上方に
示して、カバ―・パッド58と接点パッド18の間の接
続の仕方をはっきりと示している。
【0037】好ましくは、第1の整合導体を含む第1レ
ベルのメタライズ部が、高密度相互接続構造の接地平面
として作用し、それを接地平面から隔離する為にすき間
を残す整合導体の近辺を除いて、略連続的である。接地
平面のこの連続的な部分は、図面を見易くする為に示し
てない。同様に、この構造の第2層のメタライズ部は、
やはり電力平面の他の部分から隔てゝ隔離を行なってい
る第2レベルの整合導体の近辺を除いて、略連続的であ
る電力平面であるのが好ましい。1つのチップの接点パ
ッドによって区切られた区域内に配置される第1レベル
のメタライズ部の部分と、その境界の外側にある部分の
両方が、設計規則、チップにある接点パッドの数及び配
置、及びチップにある接地用及び電力用接点パッドの数
を考えて、出来るだけ一緒に接続されていることが、各
々を略連続的にする点で好ましい。こうすると、電力及
び接地平面の電圧降下が最小限になり、こうして装置を
動作させることの出来る速度が最高になる。
ベルのメタライズ部が、高密度相互接続構造の接地平面
として作用し、それを接地平面から隔離する為にすき間
を残す整合導体の近辺を除いて、略連続的である。接地
平面のこの連続的な部分は、図面を見易くする為に示し
てない。同様に、この構造の第2層のメタライズ部は、
やはり電力平面の他の部分から隔てゝ隔離を行なってい
る第2レベルの整合導体の近辺を除いて、略連続的であ
る電力平面であるのが好ましい。1つのチップの接点パ
ッドによって区切られた区域内に配置される第1レベル
のメタライズ部の部分と、その境界の外側にある部分の
両方が、設計規則、チップにある接点パッドの数及び配
置、及びチップにある接地用及び電力用接点パッドの数
を考えて、出来るだけ一緒に接続されていることが、各
々を略連続的にする点で好ましい。こうすると、電力及
び接地平面の電圧降下が最小限になり、こうして装置を
動作させることの出来る速度が最高になる。
【0038】図7で、L字形の第1レベルの整合導体3
0が、その層の内、チップの中心の上に配置されている
部分と、その層の内、その間の接続を施すことが出来る
隔離した場所を除いて、チップの頂部に沿って、チップ
の接点パッドの外側に配置された部分との間に接続部を
設けることを実効的に防止することが認められよう。こ
れは、一方の接点パッドがその層に直接的に接続される
為、又は接点パッド・パタ―ンにすき間がある為、又は
高密度相互接続構造に接続されていない接点パッドが存
在する為である。この阻止は、L字形の整合導体の内、
接点パッドの内側に配置された2つのL字形の整合導体
の間のすき間に重なる接点パッドの外側に配置されたL
字形の整合導体の部分の結果である。この難点は、図7
及び8のパッドに代り、図9及び10に示す別の形によ
り、ある程度軽減することが出来る。
0が、その層の内、チップの中心の上に配置されている
部分と、その層の内、その間の接続を施すことが出来る
隔離した場所を除いて、チップの頂部に沿って、チップ
の接点パッドの外側に配置された部分との間に接続部を
設けることを実効的に防止することが認められよう。こ
れは、一方の接点パッドがその層に直接的に接続される
為、又は接点パッド・パタ―ンにすき間がある為、又は
高密度相互接続構造に接続されていない接点パッドが存
在する為である。この阻止は、L字形の整合導体の内、
接点パッドの内側に配置された2つのL字形の整合導体
の間のすき間に重なる接点パッドの外側に配置されたL
字形の整合導体の部分の結果である。この難点は、図7
及び8のパッドに代り、図9及び10に示す別の形によ
り、ある程度軽減することが出来る。
【0039】図9では、各々の接点パッドと関連する信
号導体のカバ―・パッドの間の接続通路は、平面図で見
ると図7と同じ形である。然し、その接続部がチップの
接点パッド・パタ―ンの外側を伸びる接点パッドでは、
矩形であるのは第1レベルの整合導体であり、L字形で
あるのは第2レベル整合導体であることが判る。これは
、各々の導体レベルにある隣合ったL字形の整合導体の
間のすき間に、真直ぐに通り抜ける導体部分を設ける場
所が出来ると云う効果がある。然し、前に述べた様に、
この発明のチップの接点パッドの寸法、間隔及びこの発
明のチップの配置の許容公差では、この様なL字形の整
合導体を使うことは不必要であり、その結果、チップの
接点パッドの寸法及びその中心間の間隔がかなり減少し
ていなければ、まれな場合を除いて、この問題に対する
こう云う解決策は必要とは考えられない。
号導体のカバ―・パッドの間の接続通路は、平面図で見
ると図7と同じ形である。然し、その接続部がチップの
接点パッド・パタ―ンの外側を伸びる接点パッドでは、
矩形であるのは第1レベルの整合導体であり、L字形で
あるのは第2レベル整合導体であることが判る。これは
、各々の導体レベルにある隣合ったL字形の整合導体の
間のすき間に、真直ぐに通り抜ける導体部分を設ける場
所が出来ると云う効果がある。然し、前に述べた様に、
この発明のチップの接点パッドの寸法、間隔及びこの発
明のチップの配置の許容公差では、この様なL字形の整
合導体を使うことは不必要であり、その結果、チップの
接点パッドの寸法及びその中心間の間隔がかなり減少し
ていなければ、まれな場合を除いて、この問題に対する
こう云う解決策は必要とは考えられない。
【0040】信号導体のパタ―ンを適応させる必要性が
なくなると云うこの発明の利点は、装置内の電力及び接
地母線の過大な電圧降下を避けると共に、信号導体とチ
ップの間を遮蔽する為に、高速の複雑な装置でも、高密
度相互接続構造内に略連続的な電力及び接地平面を設け
る必要がある為の実質的なコストをかけずに得られると
考えられる。
なくなると云うこの発明の利点は、装置内の電力及び接
地母線の過大な電圧降下を避けると共に、信号導体とチ
ップの間を遮蔽する為に、高速の複雑な装置でも、高密
度相互接続構造内に略連続的な電力及び接地平面を設け
る必要がある為の実質的なコストをかけずに得られると
考えられる。
【0041】この発明を高密度相互接続構造の異なる2
つの配線レベルに整合導体を用いる実施例について説明
したが、高密度相互接続構造の1層に制限された整合導
体を用いても、かなりの整合外れの補正を達成すること
が出来ることを承知されたい。この様な構造が図11及
び12の10′に示されている。この場合、中心間8ミ
ルの間隔で配置された4ミル平方のチップのパッドを持
つ装置に、6ミル平方の整合導体30″が使われている
。図示の実施例では、整合導体が接点パッドに対して変
位していて、2×2ミルの重なりしか得られない。こう
云う状態では、図12の右下の目盛で示す様に、何れか
に方向に5ミルまでの位置ずれがあっても、1層の整合
導体で補正することが出来る。1層の整合導体しか使わ
ない場合、前に述べた様にそれが接地平面であることが
好ましい。
つの配線レベルに整合導体を用いる実施例について説明
したが、高密度相互接続構造の1層に制限された整合導
体を用いても、かなりの整合外れの補正を達成すること
が出来ることを承知されたい。この様な構造が図11及
び12の10′に示されている。この場合、中心間8ミ
ルの間隔で配置された4ミル平方のチップのパッドを持
つ装置に、6ミル平方の整合導体30″が使われている
。図示の実施例では、整合導体が接点パッドに対して変
位していて、2×2ミルの重なりしか得られない。こう
云う状態では、図12の右下の目盛で示す様に、何れか
に方向に5ミルまでの位置ずれがあっても、1層の整合
導体で補正することが出来る。1層の整合導体しか使わ
ない場合、前に述べた様にそれが接地平面であることが
好ましい。
【0042】前に引用した係属中の米国特許出願通し番
号第361,623号、発明の名称「高密度相互接続構
造に於けるチップの位置ぎめの許容公差に対する適応形
写真製版による対処の仕方」には、その図10に、接地
平面のすき間に接点アイランドを配置した接地又は電力
平面が示されている。この出願の図11及び図12に示
す構造は、その構造に於けるよりもずっと大きな位置ず
れに対して補正をすることが出来る。これは、この発明
に従って、信号導体、並びにそれを整合導体上の中心か
ら外れた整合導体に接続するバイアを動かすことが出来
る様になっているのに対し、係属中の米国特許出願通し
番号第361,623号では、接点アイランドが信号導
体の上に中心合せされているからである。
号第361,623号、発明の名称「高密度相互接続構
造に於けるチップの位置ぎめの許容公差に対する適応形
写真製版による対処の仕方」には、その図10に、接地
平面のすき間に接点アイランドを配置した接地又は電力
平面が示されている。この出願の図11及び図12に示
す構造は、その構造に於けるよりもずっと大きな位置ず
れに対して補正をすることが出来る。これは、この発明
に従って、信号導体、並びにそれを整合導体上の中心か
ら外れた整合導体に接続するバイアを動かすことが出来
る様になっているのに対し、係属中の米国特許出願通し
番号第361,623号では、接点アイランドが信号導
体の上に中心合せされているからである。
【0043】この発明をある好ましい実施例について詳
しく説明したが、当業者であれば、種々の変更を加える
ことが考えられよう。従って、特許請求の範囲はこの発
明の範囲内に含まれるこの様な全ての変更を包括するも
のであることを承知されたい。
しく説明したが、当業者であれば、種々の変更を加える
ことが考えられよう。従って、特許請求の範囲はこの発
明の範囲内に含まれるこの様な全ての変更を包括するも
のであることを承知されたい。
【図面の簡単な説明】
【図1】チップが第1の信号導体層に対して理想的な位
置に位置ぎめされた場合の、整合導体の2層を用いたこ
の発明による高密度相互接続構造の平面図。
置に位置ぎめされた場合の、整合導体の2層を用いたこ
の発明による高密度相互接続構造の平面図。
【図2】この高密度相互接続構造の断面図。
【図3】チップ上の接点パッドが、第1の層の整合導体
をチップの接点パッドと完全に重ならせることが出来る
様にする最大距離だけ、信号導体パタ―ンに対してずれ
ている2レベル整合導体構造を図1及び2と同様に示す
図。
をチップの接点パッドと完全に重ならせることが出来る
様にする最大距離だけ、信号導体パタ―ンに対してずれ
ている2レベル整合導体構造を図1及び2と同様に示す
図。
【図4】チップ上の接点パッドが、第1の層の整合導体
をチップの接点パッドと完全に重ならせることが出来る
様にする最大距離だけ、信号導体パタ―ンに対してずれ
ている2レベル整合導体構造を図1及び2と同様に示す
図。
をチップの接点パッドと完全に重ならせることが出来る
様にする最大距離だけ、信号導体パタ―ンに対してずれ
ている2レベル整合導体構造を図1及び2と同様に示す
図。
【図5】接点パッドの重なりを小さくして、矩形の整合
導体の2層を用いて対処することが出来る様な、信号導
体パタ―ンから最大距離だけ変位したチップの接点パッ
ドを有する構造を図1及び2と同様に示す図。
導体の2層を用いて対処することが出来る様な、信号導
体パタ―ンから最大距離だけ変位したチップの接点パッ
ドを有する構造を図1及び2と同様に示す図。
【図6】接点パッドの重なりを小さくして、矩形の整合
導体の2層を用いて対処することが出来る様な、信号導
体パタ―ンから最大距離だけ変位したチップの接点パッ
ドを有する構造を図1及び2と同様に示す図。
導体の2層を用いて対処することが出来る様な、信号導
体パタ―ンから最大距離だけ変位したチップの接点パッ
ドを有する構造を図1及び2と同様に示す図。
【図7】チップの接点パッドが矩形の整合導体の2層に
よっては対処することが出来ないが、矩形でない整合導
体を使うことによって接続は出来る様な形で、信号導体
層のパタ―ンからずれている場合を図1及び2と同様に
示す図。
よっては対処することが出来ないが、矩形でない整合導
体を使うことによって接続は出来る様な形で、信号導体
層のパタ―ンからずれている場合を図1及び2と同様に
示す図。
【図8】チップの接点パッドが矩形の整合導体の2層に
よっては対処することが出来ないが、矩形でない整合導
体を使うことによって接続は出来る様な形で、信号導体
層のパタ―ンからずれている場合を図1及び2と同様に
示す図。
よっては対処することが出来ないが、矩形でない整合導
体を使うことによって接続は出来る様な形で、信号導体
層のパタ―ンからずれている場合を図1及び2と同様に
示す図。
【図9】図7及び8に示した位置ずれを補償する整合導
体の別の形式を示す図。
体の別の形式を示す図。
【図10】図7及び8に示した位置ずれを補償する整合
導体の別の形式を示す図。
導体の別の形式を示す図。
【図11】2レベル整合導体装置よりも小さい位置ずれ
を補正することが出来る1レベルの整合導体を用いた構
造の図。
を補正することが出来る1レベルの整合導体を用いた構
造の図。
【図12】2レベル整合導体装置よりも小さい位置ずれ
を補正することが出来る1レベルの整合導体を用いた構
造の図。
を補正することが出来る1レベルの整合導体を用いた構
造の図。
16 チップ
18 接点パッド
20,22,24 誘電体の層
30,40 整合導体層
50 信号導体層
A,B,C,a,b,c バイア孔
Claims (27)
- 【請求項1】 何れも接点パッドを含む複数個の電子
部品、誘電体材料を含んでいて前記部品に結合された高
密度相互接続構造、及び前記誘電体材料の上又は中に配
置されている導体パタ―ンを有し、該高密度相互接続構
造の導体が前記電子部品の接点パッドを電気的に相互接
続している電子装置に於て、前記高密度相互接続構造の
導体パタ―ンが部品整合導体層及び信号導体層を有し、
前記高密度相互接続構造の誘電体材料は前記電子部品に
結合された誘電体材料の第1の層を持ち、前記部品整合
導体層は前記誘電体材料の第1の層の上に配置されてい
て複数個の整合導体を持ち、各々の整合導体が関連する
1つの接点パッドに重なり、前記誘電体材料の第1の層
には複数個の第1のバイア孔があり、各々の第1のバイ
ア孔が1つの接点パッドとそれに関連した整合導体の間
の重なり部内に配置されており、各々の整合導体がその
重なり部内に配置された1つの第1のバイア孔の中で関
連する接点パッドとオ―ミック接触する様に伸びており
、前記高密度相互接続構造の誘電体材料は、前記部品整
合導体層並びに誘電体材料の前記第1の層の露出部分の
上に配置された誘電体材料の第2の層を持ち、前記信号
導体層は誘電体材料の第2の層の上に配置されていて複
数個の別々の導体を持ち、前記誘電体材料の第2の層に
は複数個の第2のバイア孔があり、各々の第2のバイア
孔は1つの整合導体と該第2のバイア孔の中で該整合導
体とオ―ミック接触する様に伸びる関連する1つの信号
導体の間の重なり部内に配置されており、整合導体、関
連する接点パッド及び関連する信号導体が関連を持つ1
組を構成し、該関連する少なくとも1組の中で、前記信
号導体が前記整合導体の中心線の上に整合していない電
子装置。 - 【請求項2】 関連を持つ少なくとも1組で、信号導
体が接点パッドに対して整合外れになっている請求項1
記載の電子装置。 - 【請求項3】 少なくとも1つの第2のバイア孔が、
それが重なる整合導体の中心からずれている請求項1記
載の電子装置。 - 【請求項4】 関連する接点パッドに対して整合外れ
になっている1つの信号導体が、接点パッドに重なって
いるが、該接点パッドの中心に対してずれている請求項
1記載の電子装置。 - 【請求項5】 それが接続されている接点パッドに対
して整合外れになっている1つの信号導体が、該接点パ
ッドと重ならない請求項1記載の電子装置。 - 【請求項6】 部品整合導体層が電力層又は接地層で
ある請求項1記載の電子装置。 - 【請求項7】 前記信号層の導体が、それが入込む各
々のバイア孔でカバ―・パッドを持ち、該カバ―・パッ
ドは残りの信号導体よりも幅が広い請求項1記載の電子
装置。 - 【請求項8】 前記信号層の1つの導体が入込む各々
のバイア孔の上に該導体のカバ―・パッド部分が配置さ
れている請求項1記載の電子装置。 - 【請求項9】 複数個の電子装置を持ち、前記第1の
信号層の導体が共通の固定の非適応形パタ―ンを有する
請求項1記載の電子装置。 - 【請求項10】 複数個の電子装置で、前記第2のバ
イア孔が共通の固定の非適応形パタ―ンを有する請求項
1記載の電子装置。 - 【請求項11】 少なくとも1つの前記第1のバイア
孔が、それが整合している接点パッドの中心からずれて
いる請求項1記載の電子装置。 - 【請求項12】 少なくとも1つの整合導体が、それ
が重なる接点パッドよりも大きい請求項1記載の電子装
置。 - 【請求項13】 少なくとも1つの整合導体が関連す
る接点パッドより大きい請求項1記載の電子装置。 - 【請求項14】 前記接点パッドが略四角であり、整
合導体が略矩形である請求項1記載の電子装置。 - 【請求項15】 整合導体の短辺が接点パッドの1辺
の略1.5倍の長さである請求項14記載の電子装置。 - 【請求項16】 整合導体の長辺が接点パッドの1辺
の略3倍の長さである請求項15記載の電子装置。 - 【請求項17】 何れも接点パッドを持つ複数個の電
子部品、誘電体材料を含んでいて該部品に結合された高
密度相互接続構造、及び前記誘電体材料の上又は中に配
置された導体パタ―ンを持ち、高密度相互接続構造の導
体が電子部品の接点パッドを電気的に相互接続する電子
装置に於て、前記高密度相互接続構造の導体パタ―ンが
第1及び第2の部品整合導体層及び信号導体層を有し、
前記高密度相互接続構造の誘電体材料が電子部品に結合
された誘電体材料の第1の層を持ち、前記第1の整合導
体層が誘電体材料の第1の層の上に配置されていて、そ
の各々が関連する1つの接点パッドに重なる様な複数個
の第1の整合導体を持ち、誘電体材料の前記第1の層に
は複数個の第1のバイア孔があり、各々の第1のバイア
孔は、1つの接点パッドとそれに関連する第1の整合導
体の間の重なり部内に配置されており、各々の第1の整
合導体は、その重なり部内に配置された1つの第1のバ
イア孔内で関連する接点パッドとオ―ミック接触する様
に伸びており、前記高密度相互接続構造の誘電体材料は
、前記第1の整合導体層並びに誘電体材料の第1の層の
露出部分の上に配置された誘電体材料の第2の層を持ち
、前記第2の整合導体層は誘電体材料の第2の層の上に
配置されていて、その各々が1つの第1の整合導体に関
連していて、それと少なくとも部分的に重なる様な複数
個の第2の整合導体を持ち、誘電体材料の第2の層には
複数個の第2のバイア孔が設けられ、各々の第2のバイ
ア孔は1つの第1の整合導体とそれに関連する第2の整
合導体の間の重なり部内に配置されており、各々の第2
の整合導体は、それに関連する第1の整合導体との重な
り部内に配置された第2のバイア孔に入込んで、関連す
る第1の整合導体とオ―ミック接触し、前記高密度相互
接続構造の誘電体材料は、前記第2の整合導体層及び誘
電体材料の前記第2の層の露出部分の上に配置された誘
電体材料の第3の層を持ち、前記信号層は誘電体材料の
第3の層の上に配置されていて複数個の別々の導体を持
ち、各々の第2の整合導体が第1の信号層の導体に付設
され、誘電体材料の前記第3の層には第3のバイア孔が
設けられ、各々の第3のバイア孔は、当該導体が関連す
る1つの第2の整合導体に重なる様な前記第1の信号層
の1つの導体と整合する様に配置され、該第1の信号層
の該導体が該第3のバイア孔に入込んで関連する第2の
整合導体とオ―ミック接触することにより、接点パッド
、第1の整合導体、第2の整合導体及び第1の信号層の
導体が関連を持つ1組を形成し、関連を持つ少なくとも
1つの組で、前記第1の信号層の導体が接点パッドに対
して整合外れになっている電子装置。 - 【請求項18】 少なくとも1つの第1のバイア孔が
、関連する接点パッドの中心からずれており、少なくと
も1つの第2のバイア孔が1つの関連する整合導体の中
心からずれており、少なくとも1つの第3のバイア孔が
関連する整合導体の中心からずれている請求項17記載
の電子装置。 - 【請求項19】 第1及び第2の整合導体層の内の一
方が接地平面層である請求項17記載の電子装置。 - 【請求項20】 前記第1及び第2の整合導体層の他
方が電力平面層である請求項19記載の電子装置。 - 【請求項21】 少なくとも1つの整合導体が関連す
る接点パッドより大きい請求項17記載の電子装置。 - 【請求項22】 接点パッドが略四角であり、整合導
体が略矩形である請求項17記載の電子装置。 - 【請求項23】 整合導体の短辺が接点パッドの1辺
の略1.5倍の長さである請求項22記載の電子装置。 - 【請求項24】 整合導体の長辺が接点パッドの1辺
の略3倍の長さである請求項23記載の電子装置。 - 【請求項25】 第1の信号層の導体が固定の非適応
形パタ―ンを有する請求項17記載の電子装置。 - 【請求項26】 第3のバイア孔が固定の予定の非適
応形パタ―ンを有する請求項25記載の電子装置。 - 【請求項27】 第3のバイア孔が固定の予定の非適
応形パタ―ンを有する請求項17記載の電子装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US545,793 | 1990-06-29 | ||
| US07/545,793 US5357403A (en) | 1990-06-29 | 1990-06-29 | Adaptive lithography in a high density interconnect structure whose signal layers have fixed patterns |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233256A true JPH04233256A (ja) | 1992-08-21 |
Family
ID=24177570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3173316A Withdrawn JPH04233256A (ja) | 1990-06-29 | 1991-06-19 | 電子装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5357403A (ja) |
| EP (1) | EP0465138A2 (ja) |
| JP (1) | JPH04233256A (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610631A1 (en) * | 1992-12-28 | 1994-08-17 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Electrical connector |
| US5464682A (en) * | 1993-12-14 | 1995-11-07 | International Business Machines Corporation | Minimal capture pads applied to ceramic vias in ceramic substrates |
| US5573428A (en) * | 1994-06-24 | 1996-11-12 | Motorola, Inc. | Hermetic electrical connector |
| JP2964981B2 (ja) * | 1997-03-14 | 1999-10-18 | 日本電気株式会社 | 半導体装置 |
| US6118137A (en) * | 1997-09-08 | 2000-09-12 | Advanced Micro Devices, Inc. | Test structure responsive to electrical signals for determining lithographic misalignment of conductors relative to vias |
| US6756295B2 (en) * | 1998-12-21 | 2004-06-29 | Megic Corporation | Chip structure and process for forming the same |
| US6965165B2 (en) | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US6936531B2 (en) * | 1998-12-21 | 2005-08-30 | Megic Corporation | Process of fabricating a chip structure |
| US6181004B1 (en) | 1999-01-22 | 2001-01-30 | Jerry D. Koontz | Digital signal processing assembly and test method |
| EP1990832A3 (en) * | 2000-02-25 | 2010-09-29 | Ibiden Co., Ltd. | Multilayer printed circuit board and multilayer printed circuit board manufacturing method |
| US7107673B2 (en) * | 2000-06-19 | 2006-09-19 | Nortel Networks Limited | Technique for accommodating electronic components on a multiplayer signal routing device |
| WO2002027786A1 (en) | 2000-09-25 | 2002-04-04 | Ibiden Co., Ltd. | Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board |
| US20030102159A1 (en) * | 2001-12-04 | 2003-06-05 | Loo Mike C. | Optimum power and ground bump pad and bump patterns for flip chip packaging |
| US7932603B2 (en) | 2001-12-13 | 2011-04-26 | Megica Corporation | Chip structure and process for forming the same |
| US6876088B2 (en) | 2003-01-16 | 2005-04-05 | International Business Machines Corporation | Flex-based IC package construction employing a balanced lamination |
| US7253510B2 (en) * | 2003-01-16 | 2007-08-07 | International Business Machines Corporation | Ball grid array package construction with raised solder ball pads |
| US6867121B2 (en) * | 2003-01-16 | 2005-03-15 | International Business Machines Corporation | Method of apparatus for interconnecting a relatively fine pitch circuit layer and adjacent power plane(s) in a laminated construction |
| DE10334577B3 (de) * | 2003-07-28 | 2005-02-10 | Infineon Technologies Ag | Verfahren zum Aufbringen einer Umverdrahtung auf einen Nutzen unter Kompensation von Positionsfehlern und Halbleiterchips in Bauteilpositionen des Nutzens |
| US6864171B1 (en) * | 2003-10-09 | 2005-03-08 | Infineon Technologies Ag | Via density rules |
| US7316512B2 (en) * | 2004-07-30 | 2008-01-08 | General Electric Company | Interconnect device |
| JP2009135147A (ja) * | 2007-11-28 | 2009-06-18 | Shinko Electric Ind Co Ltd | 配線基板及び電子素子の接続構造及び電子装置 |
| US20120222721A1 (en) | 2011-03-02 | 2012-09-06 | General Electric Company | Photovoltaic module package and fabrication method |
| JP5754507B2 (ja) * | 2011-06-21 | 2015-07-29 | 株式会社村田製作所 | 回路モジュール |
| TWI642334B (zh) * | 2017-10-25 | 2018-11-21 | 欣興電子股份有限公司 | 電路板及其製造方法 |
| TWI642333B (zh) | 2017-10-25 | 2018-11-21 | 欣興電子股份有限公司 | 電路板及其製造方法 |
| US10678150B1 (en) | 2018-11-15 | 2020-06-09 | Applied Materials, Inc. | Dynamic generation of layout adaptive packaging |
| US11934762B2 (en) | 2021-08-06 | 2024-03-19 | Applied Materials, Inc. | Overlaying on locally dispositioned patterns by ML based dynamic digital corrections (ML-DDC) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3705332A (en) * | 1970-06-25 | 1972-12-05 | Howard L Parks | Electrical circuit packaging structure and method of fabrication thereof |
| US4349862A (en) * | 1980-08-11 | 1982-09-14 | International Business Machines Corporation | Capacitive chip carrier and multilayer ceramic capacitors |
| FR2556503B1 (fr) * | 1983-12-08 | 1986-12-12 | Eurofarad | Substrat d'interconnexion en alumine pour composant electronique |
| FR2567684B1 (fr) * | 1984-07-10 | 1988-11-04 | Nec Corp | Module ayant un substrat ceramique multicouche et un circuit multicouche sur ce substrat et procede pour sa fabrication |
| US4628406A (en) * | 1985-05-20 | 1986-12-09 | Tektronix, Inc. | Method of packaging integrated circuit chips, and integrated circuit package |
| US4874721A (en) * | 1985-11-11 | 1989-10-17 | Nec Corporation | Method of manufacturing a multichip package with increased adhesive strength |
| JPS63181400A (ja) * | 1987-01-22 | 1988-07-26 | 松下電器産業株式会社 | セラミツク多層基板 |
| US4954878A (en) * | 1989-06-29 | 1990-09-04 | Digital Equipment Corp. | Method of packaging and powering integrated circuit chips and the chip assembly formed thereby |
-
1990
- 1990-06-29 US US07/545,793 patent/US5357403A/en not_active Expired - Fee Related
-
1991
- 1991-06-19 JP JP3173316A patent/JPH04233256A/ja not_active Withdrawn
- 1991-06-27 EP EP91305850A patent/EP0465138A2/en not_active Withdrawn
Also Published As
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|---|---|
| US5357403A (en) | 1994-10-18 |
| EP0465138A2 (en) | 1992-01-08 |
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Legal Events
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