JPH04233314A - 半導体装置の入力回路 - Google Patents
半導体装置の入力回路Info
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- JPH04233314A JPH04233314A JP2408752A JP40875290A JPH04233314A JP H04233314 A JPH04233314 A JP H04233314A JP 2408752 A JP2408752 A JP 2408752A JP 40875290 A JP40875290 A JP 40875290A JP H04233314 A JPH04233314 A JP H04233314A
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- clock
- input
- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の入力回路
に関するものである。
に関するものである。
【０００２】
【従来の技術】図４は従来の半導体装置の入力回路のブ
ロック図である。入力信号Ｓが半導体装置の入力回路１
の入力端７へ入力され、その出力はフリップフロップ２
ａの入力端子Ｄへ入力される。フリップフロップ２ａの
出力端子Ｑの出力Ｑ１ は後段のフリップフロップ２ｂ
の入力端子Ｄ及びアンド回路２ｃの一側入力端子へ入力
される。フリップフロップ２ｂの出力端子Ｑの出力Ｑ２
はアンド回路２ｃの他側入力端子へ入力され、その出
力端子から出力信号Ｓ′が出力される。クロックＣＬは
入力回路１の分周回路６へ入力され、分周して作成され
たサンプリングパルスＳＰは前記フリップフロップ２ａ
，２ｂ の各クロック端子ＣＫに与えられる。これらフ
リップフロップ２ａ，２ｂ とアンド回路２ｃとにより
、雑音除去手段２が構成されている。
ロック図である。入力信号Ｓが半導体装置の入力回路１
の入力端７へ入力され、その出力はフリップフロップ２
ａの入力端子Ｄへ入力される。フリップフロップ２ａの
出力端子Ｑの出力Ｑ１ は後段のフリップフロップ２ｂ
の入力端子Ｄ及びアンド回路２ｃの一側入力端子へ入力
される。フリップフロップ２ｂの出力端子Ｑの出力Ｑ２
はアンド回路２ｃの他側入力端子へ入力され、その出
力端子から出力信号Ｓ′が出力される。クロックＣＬは
入力回路１の分周回路６へ入力され、分周して作成され
たサンプリングパルスＳＰは前記フリップフロップ２ａ
，２ｂ の各クロック端子ＣＫに与えられる。これらフ
リップフロップ２ａ，２ｂ とアンド回路２ｃとにより
、雑音除去手段２が構成されている。
【０００３】次にこの半導体装置の入力回路の動作を、
各部信号のタイミングチャートを示す図５とともに説明
する。入力信号Ｓは図５（ｂ） に示すようにパルス幅
が異なっており、パルス幅が最も大きいデータＡと、そ
れよりもパルス幅が小さい雑音ＮＢ，ＮＣ 及びＮＤ，
ＮＤ，ＮＤとを含んでいる。
各部信号のタイミングチャートを示す図５とともに説明
する。入力信号Ｓは図５（ｂ） に示すようにパルス幅
が異なっており、パルス幅が最も大きいデータＡと、そ
れよりもパルス幅が小さい雑音ＮＢ，ＮＣ 及びＮＤ，
ＮＤ，ＮＤとを含んでいる。
【０００４】図５（ｂ） に示す入力信号ＳのデータＡ
が入力端７を介してフリップフロップ２ａの入力端子Ｄ
へ入力され、クロックＣＬが分周回路６へ入力されて分
周して作成された図５（ａ） に示す同一周期のサンプ
リングパルスＳＰがフリップフロップ２ａ，２ｂの各ク
ロック端子ＣＫへ入力されると、フリップフロップ２ａ
の出力Ｑ１ はサンプリングパルスＳＰに同期して図５
（ｃ） に示すようにＱ１Ａになり、この出力Ｑ１Ａが
フリップフロップ２ｂの入力端子Ｄ及びアンド回路２ｃ
へ入力される。またフリップフロップ２ｂの出力Ｑ２
は、サンプリングパルスＳＰに同期して図５（ｄ） に
示すようにＱ２Ａになり、この出力Ｑ２Ａがアンド回路
２ｃへ入力される。このように出力Ｑ２Ａは出力Ｑ１Ａ
よりサンプリングパルスＳＰの１周期遅れたものになる
。これらの出力Ｑ１Ａ，Ｑ２Ａがともにアンド回路２ｃ
へ入力されてアンド回路２ｃの論理が成立したときに、
アンド回路２ｃは図５（ｅ） に示す出力信号Ｓ′によ
りデータＡ′を出力する。このデータＡ′は半導体装置
の図示しない内部回路へ入力される。
が入力端７を介してフリップフロップ２ａの入力端子Ｄ
へ入力され、クロックＣＬが分周回路６へ入力されて分
周して作成された図５（ａ） に示す同一周期のサンプ
リングパルスＳＰがフリップフロップ２ａ，２ｂの各ク
ロック端子ＣＫへ入力されると、フリップフロップ２ａ
の出力Ｑ１ はサンプリングパルスＳＰに同期して図５
（ｃ） に示すようにＱ１Ａになり、この出力Ｑ１Ａが
フリップフロップ２ｂの入力端子Ｄ及びアンド回路２ｃ
へ入力される。またフリップフロップ２ｂの出力Ｑ２
は、サンプリングパルスＳＰに同期して図５（ｄ） に
示すようにＱ２Ａになり、この出力Ｑ２Ａがアンド回路
２ｃへ入力される。このように出力Ｑ２Ａは出力Ｑ１Ａ
よりサンプリングパルスＳＰの１周期遅れたものになる
。これらの出力Ｑ１Ａ，Ｑ２Ａがともにアンド回路２ｃ
へ入力されてアンド回路２ｃの論理が成立したときに、
アンド回路２ｃは図５（ｅ） に示す出力信号Ｓ′によ
りデータＡ′を出力する。このデータＡ′は半導体装置
の図示しない内部回路へ入力される。
【０００５】ところで、図５（ｂ） に示す雑音ＮＢが
、データＡと同様にフリップフロップ２ａの入力端子Ｄ
へ入力された場合は、サンプリングパルスＳＰに同期し
ていないためフリップフロップ２ａの出力Ｑ１が得られ
ず出力信号Ｓ′に雑音ＮＢが現れることがない。また雑
音ＮＣがデータＡと同様に入力された場合、フリップフ
ロップ２ａの出力Ｑ１ はサンプリングパルスＳＰに同
期して図５（ｃ） に示す如くＱ１Ｃになり、またフリ
ップフロップ２ｂの出力Ｑ２ は同様に図５（ｄ） に
示す如くＱ２Ｃとなる。しかし出力Ｑ１Ｃが立下るとき
に、出力Ｑ２Ｃが立上って、アンド回路２ｃの論理が成
立せず、出力信号Ｓ′に雑音ＮＣが現れない。
、データＡと同様にフリップフロップ２ａの入力端子Ｄ
へ入力された場合は、サンプリングパルスＳＰに同期し
ていないためフリップフロップ２ａの出力Ｑ１が得られ
ず出力信号Ｓ′に雑音ＮＢが現れることがない。また雑
音ＮＣがデータＡと同様に入力された場合、フリップフ
ロップ２ａの出力Ｑ１ はサンプリングパルスＳＰに同
期して図５（ｃ） に示す如くＱ１Ｃになり、またフリ
ップフロップ２ｂの出力Ｑ２ は同様に図５（ｄ） に
示す如くＱ２Ｃとなる。しかし出力Ｑ１Ｃが立下るとき
に、出力Ｑ２Ｃが立上って、アンド回路２ｃの論理が成
立せず、出力信号Ｓ′に雑音ＮＣが現れない。
【０００６】更にサンプリングパルスＳＰと同周期で発
生している複数の雑音ＮＤ，ＮＤ，ＮＤが前記同様に入
力された場合、フリップフロップ２ａの出力Ｑ１ はサ
ンプリングパルスＳＰに同期して図５（ｃ） に示す如
くＱ１Ｄになり、またフリップフロップ２ｂの出力Ｑ２
は同様に図５（ｄ） に示す如くＱ２Ｄになる。これ
らの出力Ｑ１Ｄ，Ｑ２Ｄがアンド回路２ｃへ入力され、
アンド回路２ｃの論理が成立したときに、アンド回路２
ｃは図５（ｅ）に示す出力信号Ｓ′に含んだ雑音ＮＤ′
を出力する。このようにして、サンプリングパルスＳＰ
の２周期以上のパルス幅を有する入力信号ＳをデータＡ
と認識し、サンプリングパルスＳＰが存在しないときに
フリップフロップ２ａの入力端子Ｄに入力された単発の
雑音ＮＢ又はサンプリングパルスＳＰの１周期のパルス
幅である単発の雑音ＮＣは雑音と認識する。それにより
入力信号Ｓに含まれた雑音ＮＢ，ＮＣ が出力信号Ｓ′
に現れないようになる。
生している複数の雑音ＮＤ，ＮＤ，ＮＤが前記同様に入
力された場合、フリップフロップ２ａの出力Ｑ１ はサ
ンプリングパルスＳＰに同期して図５（ｃ） に示す如
くＱ１Ｄになり、またフリップフロップ２ｂの出力Ｑ２
は同様に図５（ｄ） に示す如くＱ２Ｄになる。これ
らの出力Ｑ１Ｄ，Ｑ２Ｄがアンド回路２ｃへ入力され、
アンド回路２ｃの論理が成立したときに、アンド回路２
ｃは図５（ｅ）に示す出力信号Ｓ′に含んだ雑音ＮＤ′
を出力する。このようにして、サンプリングパルスＳＰ
の２周期以上のパルス幅を有する入力信号ＳをデータＡ
と認識し、サンプリングパルスＳＰが存在しないときに
フリップフロップ２ａの入力端子Ｄに入力された単発の
雑音ＮＢ又はサンプリングパルスＳＰの１周期のパルス
幅である単発の雑音ＮＣは雑音と認識する。それにより
入力信号Ｓに含まれた雑音ＮＢ，ＮＣ が出力信号Ｓ′
に現れないようになる。
【０００７】
【発明が解決しようとする課題】しかし乍ら、前述した
ようにサンプリングパルスＳＰに同期し、同一周期で繰
返し発生する雑音ＮＤ，ＮＤ，ＮＤが入力信号に含んで
いる場合は、それを雑音と認識できず、出力信号に含ま
れてデータＡと誤認する虞れがある。また雑音ＮＤの如
くサンプリングパルスＳＰに同期し、同一周期の雑音Ｎ
Ｄ，ＮＤ，ＮＤは、半導体装置の動作に起因して入力回
路の周辺に存在し、それによってデータＡの誤認が生じ
易く、半導体装置の入力回路の信頼性が低いという問題
がある。本発明は斯かる問題に鑑み、入力信号に同一周
期の雑音が含まれていても、出力信号にその雑音を含む
ことがない信頼性の高い半導体装置の入力回路を提供す
ることを目的とする。
ようにサンプリングパルスＳＰに同期し、同一周期で繰
返し発生する雑音ＮＤ，ＮＤ，ＮＤが入力信号に含んで
いる場合は、それを雑音と認識できず、出力信号に含ま
れてデータＡと誤認する虞れがある。また雑音ＮＤの如
くサンプリングパルスＳＰに同期し、同一周期の雑音Ｎ
Ｄ，ＮＤ，ＮＤは、半導体装置の動作に起因して入力回
路の周辺に存在し、それによってデータＡの誤認が生じ
易く、半導体装置の入力回路の信頼性が低いという問題
がある。本発明は斯かる問題に鑑み、入力信号に同一周
期の雑音が含まれていても、出力信号にその雑音を含む
ことがない信頼性の高い半導体装置の入力回路を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明に斯かる半導体装
置の入力回路は、周期が異なるクロックを各別に発生す
る複数のクロック発生手段と、この複数のクロック発生
手段のクロックの周期より周期が長いクロックからなる
選択信号を出力する選択信号発生手段と、複数のクロッ
ク発生手段が出力する各クロック及び前記選択信号を入
力し、入力されたクロックを選択信号に応じて選択し、
選択したクロックを出力するクロック選択手段とを備え
る構成にする。
置の入力回路は、周期が異なるクロックを各別に発生す
る複数のクロック発生手段と、この複数のクロック発生
手段のクロックの周期より周期が長いクロックからなる
選択信号を出力する選択信号発生手段と、複数のクロッ
ク発生手段が出力する各クロック及び前記選択信号を入
力し、入力されたクロックを選択信号に応じて選択し、
選択したクロックを出力するクロック選択手段とを備え
る構成にする。
【０００９】
【作用】選択信号に応じて周期が異なるいずれかのクロ
ックを選択し、周期が不規則なサンプリングパルスを作
成する。作成したサンプリングパルスを第１及び第２の
フリップフロップに与える。第１及び第２のフリップフ
ロップはサンプリングパルスに同期して、サンプリング
パルスの周期より長いデータをラッチする。入力信号に
含まれるサンプリングパルスの周期より短い雑音は第１
及び第２のフリップフロップがラッチせず、また同一周
期で繰返す雑音は第１のフリップフロップのみラッチし
、データと雑音とが識別される。よって、出力信号に雑
音が含まれることがない。
ックを選択し、周期が不規則なサンプリングパルスを作
成する。作成したサンプリングパルスを第１及び第２の
フリップフロップに与える。第１及び第２のフリップフ
ロップはサンプリングパルスに同期して、サンプリング
パルスの周期より長いデータをラッチする。入力信号に
含まれるサンプリングパルスの周期より短い雑音は第１
及び第２のフリップフロップがラッチせず、また同一周
期で繰返す雑音は第１のフリップフロップのみラッチし
、データと雑音とが識別される。よって、出力信号に雑
音が含まれることがない。
【００１０】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に斯かる半導体装置の入力回路の
ブロック図である。入力信号Ｓが半導体装置の入力回路
１の入力端７へ入力され、その出力はフリップフロップ
２ａの入力端子Ｄへ入力される。フリップフロップ２ａ
の出力端子Ｑの出力Ｑ１ は後段のフリップフロップ２
ｂの入力端子Ｄ及びアンド回路２ｃの一側入力端子へ入
力される。 フリップフロップ２ｂの出力端子Ｑの出力Ｑ２ はアン
ド回路２ｃの他側入力端子へ入力され、その出力端子か
ら出力信号Ｓ′を出力する。フリップフロップ２ａ，２
ｂ 及びアンド回路２ｃにより雑音除去手段２が構成さ
れている。
述する。図１は本発明に斯かる半導体装置の入力回路の
ブロック図である。入力信号Ｓが半導体装置の入力回路
１の入力端７へ入力され、その出力はフリップフロップ
２ａの入力端子Ｄへ入力される。フリップフロップ２ａ
の出力端子Ｑの出力Ｑ１ は後段のフリップフロップ２
ｂの入力端子Ｄ及びアンド回路２ｃの一側入力端子へ入
力される。 フリップフロップ２ｂの出力端子Ｑの出力Ｑ２ はアン
ド回路２ｃの他側入力端子へ入力され、その出力端子か
ら出力信号Ｓ′を出力する。フリップフロップ２ａ，２
ｂ 及びアンド回路２ｃにより雑音除去手段２が構成さ
れている。
【００１１】周期が異なるクロックを発生する複数のク
ロック発生手段３ａ，３ｂ …からのクロックＣＬ１，
ＣＬ２ …はクロック選択手段５へ入力される。クロッ
ク発生手段８からのクロックは選択信号発生手段４へ入
力される。選択信号発生手段４は入力されたクロックに
基づいて、クロック発生手段３ａ，３ｂ …が出力する
クロックの周期より長い、つまりパルス幅が大きいクロ
ックからなる選択信号ＳＬを作成する。その選択信号Ｓ
Ｌはクロック選択手段５へ入力される。クロック選択手
段５は入力された選択信号ＳＬに応じてクロックＣＬ１
，ＣＬ２ を選択するようになっており、選択したクロ
ックに基づいたサンプリングパルスＳＰはフリップフロ
ップ２ａ，２ｂのクロック端子ＣＫに入力される。そし
てクロック発生手段３ａ，３ｂ…と、クロック発生手段
８と、クロック選択手段５と、選択信号発生手段４とに
よりサンプリングパルス発生手段９が構成されている。
ロック発生手段３ａ，３ｂ …からのクロックＣＬ１，
ＣＬ２ …はクロック選択手段５へ入力される。クロッ
ク発生手段８からのクロックは選択信号発生手段４へ入
力される。選択信号発生手段４は入力されたクロックに
基づいて、クロック発生手段３ａ，３ｂ …が出力する
クロックの周期より長い、つまりパルス幅が大きいクロ
ックからなる選択信号ＳＬを作成する。その選択信号Ｓ
Ｌはクロック選択手段５へ入力される。クロック選択手
段５は入力された選択信号ＳＬに応じてクロックＣＬ１
，ＣＬ２ を選択するようになっており、選択したクロ
ックに基づいたサンプリングパルスＳＰはフリップフロ
ップ２ａ，２ｂのクロック端子ＣＫに入力される。そし
てクロック発生手段３ａ，３ｂ…と、クロック発生手段
８と、クロック選択手段５と、選択信号発生手段４とに
よりサンプリングパルス発生手段９が構成されている。
【００１２】なお、クロックＣＬ１ 、クロックＣＬ２
、選択信号ＳＬの各周期は、例えばクロックＣＬ１
の周期を２Ｘとすると、２Ｘ，３Ｘ，５Ｘに選定されて
いる。そして選択信号ＳＬの周期は入力信号Ｓ（図３参
照）の周期以下に選定されている。図２はクロック発生
手段３ａ，３ｂ …のブロック図であり、奇数個のイン
バータＩＶ１ ，ＩＶ２ ，ＩＶ３ を用いたリングオ
シレータで構成されている。インバータＩＶ１ ，ＩＶ
２ ，ＩＶ３ は直列接続され、インバータＩＶ３ の
出力側はインバータＩＶ１ の入力側と直結されている
。インバータＩＶ２ の入力側及びインバータＩＶ３
の入力側はコンデンサＣ１ ，Ｃ２ を各別に介して接
地されている。インバータＩＶ３ の出力側からクロッ
クＣＬを出力するようになっている。
、選択信号ＳＬの各周期は、例えばクロックＣＬ１
の周期を２Ｘとすると、２Ｘ，３Ｘ，５Ｘに選定されて
いる。そして選択信号ＳＬの周期は入力信号Ｓ（図３参
照）の周期以下に選定されている。図２はクロック発生
手段３ａ，３ｂ …のブロック図であり、奇数個のイン
バータＩＶ１ ，ＩＶ２ ，ＩＶ３ を用いたリングオ
シレータで構成されている。インバータＩＶ１ ，ＩＶ
２ ，ＩＶ３ は直列接続され、インバータＩＶ３ の
出力側はインバータＩＶ１ の入力側と直結されている
。インバータＩＶ２ の入力側及びインバータＩＶ３
の入力側はコンデンサＣ１ ，Ｃ２ を各別に介して接
地されている。インバータＩＶ３ の出力側からクロッ
クＣＬを出力するようになっている。
【００１３】次にこように構成した半導体装置の入力回
路の動作を、各部信号のタイミングチャートを示す図３
とともに説明する。なお、説明を容易にするため周期が
異なるクロックを発生する手段３ａ，３ｂ を用いた場
合とし、入力信号Ｓは図３（ｅ） に示すようにパルス
幅が異なり、パルス幅が最も大きいデータＡと、それよ
りもパルス幅が小さい雑音ＮＢ，ＮＣ，ＮＤとを含んで
いて、雑音ＮＤ，ＮＤ，ＮＤは同一周期で繰返し生じて
いる場合とする。
路の動作を、各部信号のタイミングチャートを示す図３
とともに説明する。なお、説明を容易にするため周期が
異なるクロックを発生する手段３ａ，３ｂ を用いた場
合とし、入力信号Ｓは図３（ｅ） に示すようにパルス
幅が異なり、パルス幅が最も大きいデータＡと、それよ
りもパルス幅が小さい雑音ＮＢ，ＮＣ，ＮＤとを含んで
いて、雑音ＮＤ，ＮＤ，ＮＤは同一周期で繰返し生じて
いる場合とする。
【００１４】ここでサンプリングパルス発生手段９は、
クロック選択手段５にクロック発生手段３ａ，３ｂ か
らの図２（ｂ），（ｃ） に示すクロックＣＬ１，ＣＬ
２ が入力されていて、選択信号発生手段４からの図２
（ａ） に示す選択信号ＳＬが入力されると、選択信号
ＳＬに応じてクロックＣＬ１，ＣＬ２ を選択して図２
（ｄ） に示すサンプリングパルスＳＰを出力する。つ
まり、選択信号ＳＬがＬレベルのときはクロックＣＬ１
を選択し、ＨレベルのときはクロックＣＬ２ を選択
する。そうすると、図３（ｄ） に示すように選択信号
ＳＬがＬレベルの期間にあるクロックＣＬ１ のパルス
部分が選択され、またＨレベルの期間にあるクロックＣ
Ｌ２ のパルス部分が選択されて、図３（ｄ） に示す
如き周期が不規則であるサンプリングパルスＳＰが得ら
れる。このサンプリングパルスＳＰはフリップフロップ
２ａ，２ｂ の各クロック端子ＣＫに入力される。
クロック選択手段５にクロック発生手段３ａ，３ｂ か
らの図２（ｂ），（ｃ） に示すクロックＣＬ１，ＣＬ
２ が入力されていて、選択信号発生手段４からの図２
（ａ） に示す選択信号ＳＬが入力されると、選択信号
ＳＬに応じてクロックＣＬ１，ＣＬ２ を選択して図２
（ｄ） に示すサンプリングパルスＳＰを出力する。つ
まり、選択信号ＳＬがＬレベルのときはクロックＣＬ１
を選択し、ＨレベルのときはクロックＣＬ２ を選択
する。そうすると、図３（ｄ） に示すように選択信号
ＳＬがＬレベルの期間にあるクロックＣＬ１ のパルス
部分が選択され、またＨレベルの期間にあるクロックＣ
Ｌ２ のパルス部分が選択されて、図３（ｄ） に示す
如き周期が不規則であるサンプリングパルスＳＰが得ら
れる。このサンプリングパルスＳＰはフリップフロップ
２ａ，２ｂ の各クロック端子ＣＫに入力される。
【００１５】さて、そのようにクロック端子ＣＫにサン
プリングパルスＳＰが入力されている状態で、図３（ｅ
） に示す入力信号ＳのデータＡが入力端７を介してフ
リップフロップ２ａの入力端子Ｄへ入力されると、フリ
ップフロップ２ａの出力Ｑ１ はサンプリングパルスＳ
Ｐに同期して図３（ｆ） に示すようにＱ１Ａになり、
この出力Ｑ１Ａがフリップフロップ２ｂの入力端子Ｄ及
びアンド回路２ｃへ入力される。またフリップフロップ
２ｂの出力Ｑ２ はサンプリングパルスＳＰに同期して
図３（ｇ） に示すようにＱ２Ａになり、この出力Ｑ２
Ａがアンド回路２ｃへ入力される。このように出力Ｑ２
Ａは出力Ｑ１ＡよりサンプリングパルスＳＰの１周期遅
れたものになる。これらの出力Ｑ１Ａ，Ｑ２Ａがアンド
回路２ｃへ入力されて、アンド回路２ｃの論理が成立し
たときに、アンド回路２ｃは図３（ｈ） に示す出力信
号Ｓ′によりデータＡ′を出力する。このデータＡ′は
半導体装置の図示しない内部回路へ入力される。
プリングパルスＳＰが入力されている状態で、図３（ｅ
） に示す入力信号ＳのデータＡが入力端７を介してフ
リップフロップ２ａの入力端子Ｄへ入力されると、フリ
ップフロップ２ａの出力Ｑ１ はサンプリングパルスＳ
Ｐに同期して図３（ｆ） に示すようにＱ１Ａになり、
この出力Ｑ１Ａがフリップフロップ２ｂの入力端子Ｄ及
びアンド回路２ｃへ入力される。またフリップフロップ
２ｂの出力Ｑ２ はサンプリングパルスＳＰに同期して
図３（ｇ） に示すようにＱ２Ａになり、この出力Ｑ２
Ａがアンド回路２ｃへ入力される。このように出力Ｑ２
Ａは出力Ｑ１ＡよりサンプリングパルスＳＰの１周期遅
れたものになる。これらの出力Ｑ１Ａ，Ｑ２Ａがアンド
回路２ｃへ入力されて、アンド回路２ｃの論理が成立し
たときに、アンド回路２ｃは図３（ｈ） に示す出力信
号Ｓ′によりデータＡ′を出力する。このデータＡ′は
半導体装置の図示しない内部回路へ入力される。
【００１６】ところで図３（ｅ） に示す雑音ＮＢ又は
ＮＣがデータＡと同様にフリップフロップ２ａの入力端
子Ｄへ入力された場合は、サンプリングパルスＳＰに同
期していないためフリップフロップ２ａの出力Ｑ１ が
得られず、図３（ｈ） に示すように出力信号Ｓ′に雑
音ＮＢ又はＮＣが含まれることがない。また、図３（ｅ
） に示すように同一周期で発生している複数の雑音Ｎ
Ｄ，ＮＤ，ＮＤがデータＡと同様に入力された場合、フ
リップフロップ２ａの出力Ｑ１ はサンプリングパルス
ＳＰに同期した２番目の雑音ＮＤにより図３（ｆ） に
示すようにＱ１Ｄになり、その出力Ｑ１Ｄはアンド回路
２ｃへ入力される。しかし、フリップフロップ２ｂの出
力Ｑ２ とサンプリングパルスＳＰとが同期していない
から、フリップフロップ２ｂの出力Ｑ２ がなく、それ
によりアンド回路２ｃの論理が成立しないから、出力信
号Ｓ′には図３（ｈ） に示すように雑音ＮＤが現れな
い。
ＮＣがデータＡと同様にフリップフロップ２ａの入力端
子Ｄへ入力された場合は、サンプリングパルスＳＰに同
期していないためフリップフロップ２ａの出力Ｑ１ が
得られず、図３（ｈ） に示すように出力信号Ｓ′に雑
音ＮＢ又はＮＣが含まれることがない。また、図３（ｅ
） に示すように同一周期で発生している複数の雑音Ｎ
Ｄ，ＮＤ，ＮＤがデータＡと同様に入力された場合、フ
リップフロップ２ａの出力Ｑ１ はサンプリングパルス
ＳＰに同期した２番目の雑音ＮＤにより図３（ｆ） に
示すようにＱ１Ｄになり、その出力Ｑ１Ｄはアンド回路
２ｃへ入力される。しかし、フリップフロップ２ｂの出
力Ｑ２ とサンプリングパルスＳＰとが同期していない
から、フリップフロップ２ｂの出力Ｑ２ がなく、それ
によりアンド回路２ｃの論理が成立しないから、出力信
号Ｓ′には図３（ｈ） に示すように雑音ＮＤが現れな
い。
【００１７】このようにして、サンプリングパルスＳＰ
の周期を不規則にして、入力信号Ｓの雑音とサンプリン
グパルスＳＰとを同期させないようにしたから、サンプ
リングパルスＳＰの１周期以下のパルス幅の単発的な雑
音ＮＢ，ＮＣ を第１及び第２のフリップフロップ２ａ
，２ｂ がともにラッチせず、またサンプリングパルス
ＳＰの１周期以下であり、同一周期で発生する雑音ＮＤ
，ＮＤ，ＮＤは第１のフリップフロップ２ａのみがラッ
チし、そのためアンド回路２ｃの論理が成立せず、出力
信号Ｓ′に雑音ＮＤに応じた雑音を含むことがない。し
たがって出力信号Ｓ′の雑音を皆無にできて、半導体装
置の入力回路の信頼性を大幅に高めることができる。
の周期を不規則にして、入力信号Ｓの雑音とサンプリン
グパルスＳＰとを同期させないようにしたから、サンプ
リングパルスＳＰの１周期以下のパルス幅の単発的な雑
音ＮＢ，ＮＣ を第１及び第２のフリップフロップ２ａ
，２ｂ がともにラッチせず、またサンプリングパルス
ＳＰの１周期以下であり、同一周期で発生する雑音ＮＤ
，ＮＤ，ＮＤは第１のフリップフロップ２ａのみがラッ
チし、そのためアンド回路２ｃの論理が成立せず、出力
信号Ｓ′に雑音ＮＤに応じた雑音を含むことがない。し
たがって出力信号Ｓ′の雑音を皆無にできて、半導体装
置の入力回路の信頼性を大幅に高めることができる。
【００１８】なお、本実施例では選択信号発生手段４に
、複数のクロック発生手段３ａ，３ｂ と異なるクロッ
ク発生手段４で発生させたクロックを供給したが、クロ
ック発生手段３ａ，３ｂ のいずれかのクロックを分周
して発生させたクロックを供給するようにしてもよい。 また周期が異なるクロックを発生するクロック発生手段
の数をより多くすることにより、サンプリングパルスの
周期を更に不規則にでき、雑音を除去する機能をより高
め得るのは言うまでもない。
、複数のクロック発生手段３ａ，３ｂ と異なるクロッ
ク発生手段４で発生させたクロックを供給したが、クロ
ック発生手段３ａ，３ｂ のいずれかのクロックを分周
して発生させたクロックを供給するようにしてもよい。 また周期が異なるクロックを発生するクロック発生手段
の数をより多くすることにより、サンプリングパルスの
周期を更に不規則にでき、雑音を除去する機能をより高
め得るのは言うまでもない。
【００１９】
【発明の効果】以上詳述したように本発明はクロックの
周期より周期が長い選択信号に応じて周期が異なるクロ
ックを選択して周期が不規則なサンプリングパルスを発
生させ、そのサンプリングパルスに同期して、入力信号
をフリップフロップにラッチさせるようにしたので、入
力信号に含まれるサンプリングパルスより周期が短い雑
音及び同一周期で繰り返す雑音が入力されても確実に除
去される。そのため雑音を出力することがない信頼性が
極めて高い半導体装置の入力回路を提供できる優れた効
果を奏する。
周期より周期が長い選択信号に応じて周期が異なるクロ
ックを選択して周期が不規則なサンプリングパルスを発
生させ、そのサンプリングパルスに同期して、入力信号
をフリップフロップにラッチさせるようにしたので、入
力信号に含まれるサンプリングパルスより周期が短い雑
音及び同一周期で繰り返す雑音が入力されても確実に除
去される。そのため雑音を出力することがない信頼性が
極めて高い半導体装置の入力回路を提供できる優れた効
果を奏する。
【図１】本発明に係る半導体装置の入力回路の回路図で
ある。
ある。
【図２】クロック発生手段の構成を示すブロック図であ
る。
る。
【図３】図１における各部信号のタイミングチャートで
ある。
ある。
【図４】従来の半導体装置の入力回路の回路図である。
【図５】図４における各部信号のタイミングチャートで
ある。
ある。
１ 入力回路
２ａ，２ｂ フリップフロップ
２ｃ アンド回路
３ａ，３ｂ クロック発生手段
４ 選択信号発生手段
５ クロック選択手段
Claims (1)
- 【請求項１】 入力信号をクロックに同期してラッチ
する第１のフリップフロップと、該フリップフロップの
出力をクロックに同期してラッチする第２のフリップフ
ロップとを備え、第１及び第２のフリップフロップの出
力を論理回路へ入力し、その出力を内部回路へ入力する
半導体装置の入力回路において、周期が異なるクロック
を発生する複数のクロック発生手段と、該複数のクロッ
ク発生手段のクロックの周期より周期が長い選択信号を
出力する選択信号発生手段と、前記複数のクロック発生
手段が出力する各クロック及び前記選択信号が入力され
、選択信号に応じたクロックを選択し、選択したクロッ
クを出力するクロック選択手段とを備え、クロック選択
手段が出力するクロックに同期して、第１及び第２のフ
リップフロップが入力信号をラッチすべく構成してある
ことを特徴とする半導体装置の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408752A JPH04233314A (ja) | 1990-12-28 | 1990-12-28 | 半導体装置の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408752A JPH04233314A (ja) | 1990-12-28 | 1990-12-28 | 半導体装置の入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233314A true JPH04233314A (ja) | 1992-08-21 |
Family
ID=18518170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2408752A Pending JPH04233314A (ja) | 1990-12-28 | 1990-12-28 | 半導体装置の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04233314A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150565A (ja) * | 2005-11-25 | 2007-06-14 | Matsushita Electric Works Ltd | 無線送信回路及び無線送信装置 |
| JP2012150643A (ja) * | 2011-01-19 | 2012-08-09 | Yokogawa Denshikiki Co Ltd | 信号処理装置 |
-
1990
- 1990-12-28 JP JP2408752A patent/JPH04233314A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150565A (ja) * | 2005-11-25 | 2007-06-14 | Matsushita Electric Works Ltd | 無線送信回路及び無線送信装置 |
| JP2012150643A (ja) * | 2011-01-19 | 2012-08-09 | Yokogawa Denshikiki Co Ltd | 信号処理装置 |
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