JPH0423331U - - Google Patents

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JPH0423331U
JPH0423331U JP1990065306U JP6530690U JPH0423331U JP H0423331 U JPH0423331 U JP H0423331U JP 1990065306 U JP1990065306 U JP 1990065306U JP 6530690 U JP6530690 U JP 6530690U JP H0423331 U JPH0423331 U JP H0423331U
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JP
Japan
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motherboard
output
connector
delay
terminals
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JP1990065306U
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【図面の簡単な説明】
第１図は本考案のデイレイ回路が設けられたマ
ザーボードシステムの回路図、第２図は本考案の
他の実施例の回路図、第３図は従来のデイレイ回
路が設けられたマザーボードシステムの構成説明
図、第４図はクロツク信号のタイムチヤート、第
５図は他の従来例のデイレイ回路である。 １０……マザーボード、１１……クロツクライ
ン、２０２，２１２……デイレイライン、２０５
，２１５……遅延回路パターン、３０，３１……
出力ボード。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) マザーボードと、このマザーボードにそれ
    ぞれコネクタを介して間隔をおいて設置された複
    数の出力ボードとを備え、各出力ボードに供給す
    るクロツク信号をタイミングを同じくして出力す
    るデイレイ回路において、 前記マザーボードに設置されるコネクタは、少
    なくとも第１、第２、第３の出力端子を有し、第
    １の出力端子にクロツク発生器のクロツク信号が
    供給されるクロツクラインを接続し、第２、第３
    の端子間に、当該コネクタの設置位置に応じ遅延
    時間を有する遅延手段を接続し、前記出力ボード
    に設置されるコネクタは、前記マザーボード側の
    コネクタの第１、第２、第３の出力端子に結合す
    る第１、第２、第３の信号入力端子を有し、第１
    、第２の信号入力端子を電気的に接続し、前記第
    ３の出力端子から得られるクロツク信号を出力ボ
    ード内に与えることを特徴としたデイレイ回路。 (2) 前記遅延手段をデイレイラインによつて構
    成したことを特徴とする請求項(1)のデイレイ回
    路。 (3) 前記遅延手段をマザーボードに設けられた
    配線回路パターンによつて構成したことを特徴と
    する請求項(1)のデイレイ回路。
JP1990065306U 1990-06-20 1990-06-20 Pending JPH0423331U (ja)

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JPH0423331U true JPH0423331U (ja) 1992-02-26

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