JPH0423358A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0423358A JPH0423358A JP2123450A JP12345090A JPH0423358A JP H0423358 A JPH0423358 A JP H0423358A JP 2123450 A JP2123450 A JP 2123450A JP 12345090 A JP12345090 A JP 12345090A JP H0423358 A JPH0423358 A JP H0423358A
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- forming
- transistors
- doped
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関する。
従来の技術
以下、従来の半導体装置の製造方法について第２図（ａ
）、 ＋ｂＬ （Ｃ）を参照しながら説明する。第２図
（ａｔは、例えばＰ型ンリコン基板１１の上に、例えば
選択酸化によりフィールド領域１２を形成した後、ゲー
ト酸化膜１３、ポリシリコンからなるゲート電極１４ン
ース・ドレイン領域１５を形成したものである。ここで
トランジスタＡＢＣは全てエンハンスメント型である。
）、 ＋ｂＬ （Ｃ）を参照しながら説明する。第２図
（ａｔは、例えばＰ型ンリコン基板１１の上に、例えば
選択酸化によりフィールド領域１２を形成した後、ゲー
ト酸化膜１３、ポリシリコンからなるゲート電極１４ン
ース・ドレイン領域１５を形成したものである。ここで
トランジスタＡＢＣは全てエンハンスメント型である。
第２ 図（ｂ）は、ＲＯＭコード決定後、フォトレジス
トパターン１６を利用して、リンイオン（Ｐ゛）注入に
よりチャネルドープ領域１７を形することにより、トラ
ンジスタＢのみをデブレッンヨン型にしたものである。
トパターン１６を利用して、リンイオン（Ｐ゛）注入に
よりチャネルドープ領域１７を形することにより、トラ
ンジスタＢのみをデブレッンヨン型にしたものである。
第２図Ｃは、フォトレジストパターン１６を除去し、層
間絶縁層１８を形成後、コンタクト窓あけ、アルミニウ
ム（Ａｆ）配線１９を形成することにより、完成された
Ｎチャネル型ＭＯ８半導体装置を示したものである。
間絶縁層１８を形成後、コンタクト窓あけ、アルミニウ
ム（Ａｆ）配線１９を形成することにより、完成された
Ｎチャネル型ＭＯ８半導体装置を示したものである。
発明が解決しようとする課題
このような従来の半導体装置の製造方法では、第２図（
ｂｌのゲート電極を通して行うリンのチャネルドープ注
入工程に、高加速度の注入（３５０ＫｅＶ程度）と２価
リンの利用をしていたが、高加速度注入装置が必要であ
り、かつ注入工程に時間かかかるという課題があった。
ｂｌのゲート電極を通して行うリンのチャネルドープ注
入工程に、高加速度の注入（３５０ＫｅＶ程度）と２価
リンの利用をしていたが、高加速度注入装置が必要であ
り、かつ注入工程に時間かかかるという課題があった。
本発明は上記課題を解決するもので高加速対応注入装置
が不要で、スループットが落ちない半導体装置の製造方
法を提供することを目的とする。
が不要で、スループットが落ちない半導体装置の製造方
法を提供することを目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、半導体基板上のＲ
ＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）部のトラ
ンジスタ形成全領域にあらかじめ前記トランジスタの全
てをディプレッション型にするための第１のチャネルド
ープを行う工程と、ゲート酸化膜を介してゲート電極を
形成する工程と、ソース領域およびドレイン領域を形成
する工程と、フォトレジストパターンを形成する工程と
、ＲＯＭコードを決定して前記トランジスタのうち特定
のものをエンハンスメント型に変更するための第２のチ
ャネルドープを行う工程とを有する構成よりなる。
ＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）部のトラ
ンジスタ形成全領域にあらかじめ前記トランジスタの全
てをディプレッション型にするための第１のチャネルド
ープを行う工程と、ゲート酸化膜を介してゲート電極を
形成する工程と、ソース領域およびドレイン領域を形成
する工程と、フォトレジストパターンを形成する工程と
、ＲＯＭコードを決定して前記トランジスタのうち特定
のものをエンハンスメント型に変更するための第２のチ
ャネルドープを行う工程とを有する構成よりなる。
作用
本発明は上記した構成により、ゲート電極形成後に特定
のトランジスタをエンハンスメント型にするためボロン
のイオン注入を行うことになる。
のトランジスタをエンハンスメント型にするためボロン
のイオン注入を行うことになる。
ボロンはリンと比較すると同一加速エネルギーでも深く
注入され、ゲート電極形成後にチャネル注入を行う場合
、リンでは３５０ＫｅＶｆｉ度の加速エネルギーが必要
となるか、ボロンでは１５０ＫｅＶ程度となる。したが
ってボロンを利用すると通常の注入装置１条件で対応か
可能となる。
注入され、ゲート電極形成後にチャネル注入を行う場合
、リンでは３５０ＫｅＶｆｉ度の加速エネルギーが必要
となるか、ボロンでは１５０ＫｅＶ程度となる。したが
ってボロンを利用すると通常の注入装置１条件で対応か
可能となる。
実施例
以下本発明の一実施例について第１図を参照しながら説
明する。同図において、第２図の従来例と同一部分には
同一番号を付し、説明を省略する。すなわち本発明の特
徴は、同図（ａｌに示すようにフィールド領域１２を形
成した後、フォトレジストパターン１を利用してＲＯＭ
（Ｒｅａｄ ＯｎｌｙＭ ｅｍｏｒｙ ）部のトラン
ジスタ形成全領域に、あらかしめ前述のトランジスタの
全てをディプレッション型にするための第１のチャネル
ドープをリンイオン（Ｐ” ） １００ＫｅＶ、 Ｉ
Ｘ １０１３ａｎ−２の条件で行い、チャネルドープ
領域２を得る。
明する。同図において、第２図の従来例と同一部分には
同一番号を付し、説明を省略する。すなわち本発明の特
徴は、同図（ａｌに示すようにフィールド領域１２を形
成した後、フォトレジストパターン１を利用してＲＯＭ
（Ｒｅａｄ ＯｎｌｙＭ ｅｍｏｒｙ ）部のトラン
ジスタ形成全領域に、あらかしめ前述のトランジスタの
全てをディプレッション型にするための第１のチャネル
ドープをリンイオン（Ｐ” ） １００ＫｅＶ、 Ｉ
Ｘ １０１３ａｎ−２の条件で行い、チャネルドープ
領域２を得る。
つぎに第２図の従来例と同様に同図（ｂｌに示すように
ゲート酸化膜（３００人）３、ポリシリコンよりなるゲ
ート電極（３０００人）４を形成後、ソース・ドレイン
領域５をイオン注入ヒ素イオン（Ａｓ゛）１００ＫｅＶ
、４ｘｌＯ”ｅｍ−”の条件で形成する。ここで、Ａ、
Ｂ、Ｃのトランジスタは全てティプレッション型である
。
ゲート酸化膜（３００人）３、ポリシリコンよりなるゲ
ート電極（３０００人）４を形成後、ソース・ドレイン
領域５をイオン注入ヒ素イオン（Ａｓ゛）１００ＫｅＶ
、４ｘｌＯ”ｅｍ−”の条件で形成する。ここで、Ａ、
Ｂ、Ｃのトランジスタは全てティプレッション型である
。
次に同図（Ｃ）に示すように、ＲＯＭコード決定後にフ
ォトレジストパターン６を利用して、ホウ素イオン（Ｂ
” ） 、 １５０ＫｅＶ、 ５ ｘ １０１３ＣＩ！
、−２の条件でイオン注入することにより、Ａ、Ｃのト
ランジスタをエンハンスメント型に変更する。
ォトレジストパターン６を利用して、ホウ素イオン（Ｂ
” ） 、 １５０ＫｅＶ、 ５ ｘ １０１３ＣＩ！
、−２の条件でイオン注入することにより、Ａ、Ｃのト
ランジスタをエンハンスメント型に変更する。
次に同図ｆｄｌに示すように、フォトレジストパターン
６を除去し、層間絶縁層７を形成した後、コンタクト窓
あけ、アルミニウム（Ａｉり配置８を形成して、Ｎチャ
ネル型ＭＯＳ半導体装置を完成する。
６を除去し、層間絶縁層７を形成した後、コンタクト窓
あけ、アルミニウム（Ａｉり配置８を形成して、Ｎチャ
ネル型ＭＯＳ半導体装置を完成する。
本実施例ではＮチャネル型ＭＯＳ半導体装置について説
明したが、ＣＭＯ３にも利用できることはもちろんであ
る。
明したが、ＣＭＯ３にも利用できることはもちろんであ
る。
発明の効果
以上の実施例から明らかなように本発明によれば、半導
体基板上のＲＯＭ部のトランジスタ形成全領域にあらか
しめ前記トランジスタの全てをディプレッション型にす
るための第１のチャネルドープを行う工程と、ゲート酸
化膜を介してゲート電極を形成する工程と、ソース領域
およびドレイン領域を形成する工程と、フォトレジスト
パターンを形成する工程と、ＲＯＭコードを決定して前
記トランジスタのうち特定のものをエンハンスメント型
に変更するための第２のチャネルトープを行う工程とを
有する半導体装置の製造方法によるので、高加速対応注
入装置か不要で、生産性の高い半導体装置の製造方法を
提供できる。
体基板上のＲＯＭ部のトランジスタ形成全領域にあらか
しめ前記トランジスタの全てをディプレッション型にす
るための第１のチャネルドープを行う工程と、ゲート酸
化膜を介してゲート電極を形成する工程と、ソース領域
およびドレイン領域を形成する工程と、フォトレジスト
パターンを形成する工程と、ＲＯＭコードを決定して前
記トランジスタのうち特定のものをエンハンスメント型
に変更するための第２のチャネルトープを行う工程とを
有する半導体装置の製造方法によるので、高加速対応注
入装置か不要で、生産性の高い半導体装置の製造方法を
提供できる。
第１図ｉａｌ〜ｆｄ）は本発明の一実施例の半導体装置
の製造方法の工程断面図、第２図（ａｔ〜ｆｃｌは従来
の半導体装置の製造方法の工程断面図である。 ３・・・・・・ゲート酸化膜、４・・・・・・ゲート電
極、５・・・・・・ソース・ドレイン領域、６・・・・
・・フォトレジストパターン、 １・・・・・・Ｐ型シリ ン基板 （半導体基 板）
の製造方法の工程断面図、第２図（ａｔ〜ｆｃｌは従来
の半導体装置の製造方法の工程断面図である。 ３・・・・・・ゲート酸化膜、４・・・・・・ゲート電
極、５・・・・・・ソース・ドレイン領域、６・・・・
・・フォトレジストパターン、 １・・・・・・Ｐ型シリ ン基板 （半導体基 板）
Claims (1)
- 半導体基板上のＲＯＭ部のトランジスタ形成全領域にあ
らかじめ前記トランジスタの全てをディプレッション型
にするための第１のチャネルドープを行う工程と、ゲー
ト酸化膜を介してゲート電極を形成する工程と、ソース
領域およびドレイン領域を形成する工程と、フォトレジ
ストパターンを形成する工程と、ＲＯＭコードを決定し
て前記トランジスタのうち特定のものをエンハンスメン
ト型に変更するための第２のチャネルドープを行う工程
とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123450A JPH0423358A (ja) | 1990-05-14 | 1990-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123450A JPH0423358A (ja) | 1990-05-14 | 1990-05-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423358A true JPH0423358A (ja) | 1992-01-27 |
Family
ID=14860911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2123450A Pending JPH0423358A (ja) | 1990-05-14 | 1990-05-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4311705A1 (de) * | 1992-04-13 | 1993-10-14 | Mitsubishi Electric Corp | Masken-ROM-Halbleitervorrichtung und Herstellungsverfahren dafür |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480069A (en) * | 1987-09-21 | 1989-03-24 | Hitachi Ltd | Semiconductor storage device and manufacture thereof |
-
1990
- 1990-05-14 JP JP2123450A patent/JPH0423358A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480069A (en) * | 1987-09-21 | 1989-03-24 | Hitachi Ltd | Semiconductor storage device and manufacture thereof |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4311705A1 (de) * | 1992-04-13 | 1993-10-14 | Mitsubishi Electric Corp | Masken-ROM-Halbleitervorrichtung und Herstellungsverfahren dafür |
| DE4311705C2 (de) * | 1992-04-13 | 2001-04-19 | Mitsubishi Electric Corp | Masken-ROM-Halbleitervorrichtungen mit Fremdatombereichen zur Steuerung einer Transistor-Schwellspannung und Verfahren zu deren Herstellung |
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