JPH08213479A - Ｍｉｓトランジスタおよび半導体装置の製造方法 - Google Patents
Ｍｉｓトランジスタおよび半導体装置の製造方法Info
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- JPH08213479A JPH08213479A JP7215616A JP21561695A JPH08213479A JP H08213479 A JPH08213479 A JP H08213479A JP 7215616 A JP7215616 A JP 7215616A JP 21561695 A JP21561695 A JP 21561695A JP H08213479 A JPH08213479 A JP H08213479A
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 従来、Ｎ型拡散層とＰ型拡散層を形成するた
めに２回必要であったフォトリソグラフィを１回に減ら
し、さらにＮ型とＰ型拡散層を自己整合的に形成できる
ことを利用してバッティングコンタクトサイズを小さく
する。 【解決手段】 半導体基板の表面上にゲート絶縁膜、ゲ
ート電極があり、ソース、ドレインおよび基板コンタク
ト用拡散層のあるＭＩＳトランジスタにおいて、Ｎ型不
純物をイオン注入によりドーピングした後、Ｎ型拡散層
のみが増速するような熱酸化を行い、この増速酸化膜を
マスクに、フォトリソグラフィなしでＰ型不純物をイオ
ン注入することにより、Ｎ型拡散層とＰ型拡散層が互い
に自己整合的に位置する。従来２回必要であったフォト
リソグラフィが１回に減り、さらにＮ型とＰ型拡散層を
自己整合的に形成できることを利用してバッティングコ
ンタクトサイズを小さくすることが可能になる。
めに２回必要であったフォトリソグラフィを１回に減ら
し、さらにＮ型とＰ型拡散層を自己整合的に形成できる
ことを利用してバッティングコンタクトサイズを小さく
する。 【解決手段】 半導体基板の表面上にゲート絶縁膜、ゲ
ート電極があり、ソース、ドレインおよび基板コンタク
ト用拡散層のあるＭＩＳトランジスタにおいて、Ｎ型不
純物をイオン注入によりドーピングした後、Ｎ型拡散層
のみが増速するような熱酸化を行い、この増速酸化膜を
マスクに、フォトリソグラフィなしでＰ型不純物をイオ
ン注入することにより、Ｎ型拡散層とＰ型拡散層が互い
に自己整合的に位置する。従来２回必要であったフォト
リソグラフィが１回に減り、さらにＮ型とＰ型拡散層を
自己整合的に形成できることを利用してバッティングコ
ンタクトサイズを小さくすることが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ等の
電子機器に用いられるＭＩＳトランジスタ、さらに同一
基板上に異なる導電型のトランジスタを有するＣＭＯＳ
集積回路およびその製造方法に関する。
電子機器に用いられるＭＩＳトランジスタ、さらに同一
基板上に異なる導電型のトランジスタを有するＣＭＯＳ
集積回路およびその製造方法に関する。
【０００２】
【従来の技術】図２に従来の技術のＭＩＳトランジスタ
およびその製造方法を示す。図２（ｄ）は従来のＭＩＳ
トランジスタの断面図である。Ｎ型半導体基板１および
Ｐ型半導体基板１１の表面上にゲート絶縁膜２、さらに
その上にゲート電極３が設けられており、ゲート電極３
に隣接した半導体基板１および１１の表面近傍にＰ型ソ
ース４、Ｐ型ドレイン５、Ｎ型ソース１４およびＮ型ド
レイン１５が設けられている。また、これらの近傍に
は、基板コンタクト用Ｎ型拡散層６およびＰ型拡散層１
６が設けられている。従来のＭＩＳトランジスタにおい
ては、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６
とＮ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６と
の表面は、ほぼ同じ高さになっている。
およびその製造方法を示す。図２（ｄ）は従来のＭＩＳ
トランジスタの断面図である。Ｎ型半導体基板１および
Ｐ型半導体基板１１の表面上にゲート絶縁膜２、さらに
その上にゲート電極３が設けられており、ゲート電極３
に隣接した半導体基板１および１１の表面近傍にＰ型ソ
ース４、Ｐ型ドレイン５、Ｎ型ソース１４およびＮ型ド
レイン１５が設けられている。また、これらの近傍に
は、基板コンタクト用Ｎ型拡散層６およびＰ型拡散層１
６が設けられている。従来のＭＩＳトランジスタにおい
ては、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６
とＮ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６と
の表面は、ほぼ同じ高さになっている。
【０００３】次に製造方法を示す。Ｎ型半導体基板１お
よびＰ型半導体基板１１の表面上にゲート絶縁膜２、さ
らにその上にゲート電極３を形成し（図２（ａ））、フ
ォトレジスト７を塗布した後Ｎ型ソース１４、Ｎ型ドレ
イン１５、Ｎ型拡散層６部が開口するようにフォトリソ
グラフィを行い、Ｎ型不純物をイオン注入によりドーピ
ングした後（図２（ｂ））熱処理する。次に、フォトレ
ジスト１７を塗布後Ｐ型ソース４、Ｐ型ドレイン５、Ｐ
型拡散層１６部が開口するようにフォトリソグラフィを
行い、Ｐ型不純物をイオン注入によりドーピングする
（図２（ｃ））。
よびＰ型半導体基板１１の表面上にゲート絶縁膜２、さ
らにその上にゲート電極３を形成し（図２（ａ））、フ
ォトレジスト７を塗布した後Ｎ型ソース１４、Ｎ型ドレ
イン１５、Ｎ型拡散層６部が開口するようにフォトリソ
グラフィを行い、Ｎ型不純物をイオン注入によりドーピ
ングした後（図２（ｂ））熱処理する。次に、フォトレ
ジスト１７を塗布後Ｐ型ソース４、Ｐ型ドレイン５、Ｐ
型拡散層１６部が開口するようにフォトリソグラフィを
行い、Ｐ型不純物をイオン注入によりドーピングする
（図２（ｃ））。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＭＩＳトランジスタの製造方法は、Ｎ型不純物イオン注
入用フォトリソグラフィとＰ型不純物イオン注入用フォ
トリソグラフィの両方が必要であった。しかも、これら
両方のパターンがずれてしまうため１つのコンタクトホ
ールでＮ型とＰ型拡散層の両方のコンタクトをとるいわ
ゆるバッティングコンタクトのサイズを大きくしなけれ
ばならないという問題があった。
ＭＩＳトランジスタの製造方法は、Ｎ型不純物イオン注
入用フォトリソグラフィとＰ型不純物イオン注入用フォ
トリソグラフィの両方が必要であった。しかも、これら
両方のパターンがずれてしまうため１つのコンタクトホ
ールでＮ型とＰ型拡散層の両方のコンタクトをとるいわ
ゆるバッティングコンタクトのサイズを大きくしなけれ
ばならないという問題があった。
【０００５】
【課題を解決するための手段】そこで、Ｎ型拡散層が開
口するようにフォトリソグラフィを行い、Ｎ型不純物を
イオン注入によりドーピングした後、Ｎ型拡散層のみが
増速するような熱酸化を行い、この増速酸化膜をマスク
にＰ型不純物をイオン注入によりドーピングした。
口するようにフォトリソグラフィを行い、Ｎ型不純物を
イオン注入によりドーピングした後、Ｎ型拡散層のみが
増速するような熱酸化を行い、この増速酸化膜をマスク
にＰ型不純物をイオン注入によりドーピングした。
【０００６】以上の手段により、従来２回必要であった
フォトリソグラフィを１回に減らすことができ、さらに
Ｎ型とＰ型拡散層を自己整合的に形成できるためバッテ
ィングコンタクトサイズを小さくすることが可能になっ
た。
フォトリソグラフィを１回に減らすことができ、さらに
Ｎ型とＰ型拡散層を自己整合的に形成できるためバッテ
ィングコンタクトサイズを小さくすることが可能になっ
た。
【０００７】
（１） 第１実施例 図１に本発明によるＭＩＳトランジスタおよびその製造
方法を示す。図１（ｄ）は本発明のＭＩＳトランジスタ
の断面図である。Ｎ型半導体基板１およびＰ型半導体基
板１１の表面上にゲート絶縁膜２、さらにその上にゲー
ト電極３が設けられており、ゲート電極３に隣接した半
導体基板１および１１の表面近傍にＰ型ソース４、Ｐ型
ドレイン５、Ｎ型ソース１４およびＮ型ドレイン１５が
設けられている。また、これらの近傍には、基板コンタ
クト用Ｎ型拡散層６およびＰ型拡散層１６が設けられて
いる。また、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散
層１６の上には酸化膜８が、Ｎ型ソース１４、Ｎ型ドレ
イン１５、Ｎ型拡散層６の上には酸化膜１８がそれぞれ
設けられている。Ｐ型ソース４とＮ型拡散層６、Ｎ型ソ
ース１４とＰ型拡散層１６は、互いに自己整合的に位置
している。また、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型
拡散層１６の表面はＮ型ソース１４、Ｎ型ドレイン１
５、Ｎ型拡散層６の表面よりも３０ｎｍ以上高くなって
いる。
方法を示す。図１（ｄ）は本発明のＭＩＳトランジスタ
の断面図である。Ｎ型半導体基板１およびＰ型半導体基
板１１の表面上にゲート絶縁膜２、さらにその上にゲー
ト電極３が設けられており、ゲート電極３に隣接した半
導体基板１および１１の表面近傍にＰ型ソース４、Ｐ型
ドレイン５、Ｎ型ソース１４およびＮ型ドレイン１５が
設けられている。また、これらの近傍には、基板コンタ
クト用Ｎ型拡散層６およびＰ型拡散層１６が設けられて
いる。また、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散
層１６の上には酸化膜８が、Ｎ型ソース１４、Ｎ型ドレ
イン１５、Ｎ型拡散層６の上には酸化膜１８がそれぞれ
設けられている。Ｐ型ソース４とＮ型拡散層６、Ｎ型ソ
ース１４とＰ型拡散層１６は、互いに自己整合的に位置
している。また、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型
拡散層１６の表面はＮ型ソース１４、Ｎ型ドレイン１
５、Ｎ型拡散層６の表面よりも３０ｎｍ以上高くなって
いる。
【０００８】次に製造方法を示す。Ｎ型半導体基板１お
よびＰ型半導体基板１１の表面上にゲート絶縁膜２、さ
らにその上にゲート電極３を形成し（図１（ａ））、フ
ォトレジスト７を塗布した後Ｎ型ソース１４、Ｎ型ドレ
イン１５、Ｎ型拡散層６部が開口するようにフォトリソ
グラフィを行い、イオン注入によりＡｓを５〜８×１０
15／ｃｍ2 の条件でドーピングする（図１（ｂ））。そ
の後、９００℃以上の熱処理を行い、８５０℃以下のウ
ェット雰囲気で熱酸化することにより、Ｐ型ソース４、
Ｐ型ドレイン５、Ｐ型拡散層１６になる領域上には酸化
膜８を得、同時にＮ型ソース１４、Ｎ型ドレイン１５、
Ｎ型拡散層６のみを増速酸化させて、これらの上に増速
酸化膜１８を得る（図１（ｃ））。９００℃以上の熱処
理を行わないとＬＯＣＯＳ端でのＰＮ接合がリーキにな
る。その理由は後述する。Ａｓ７×１０15／ｃｍ2 、９
５０℃のＮ2アニール，８００℃ウェット酸化の条件
で、Ａｓ注入領域上の酸化膜厚は１２０ｎｍ、Ａｓ注入
領域でない部分の酸化膜厚は２０ｎｍである。増速酸化
膜厚とＡｓドーズ量の関係を図３に示す。増速酸化膜厚
はドーズ量が多いほど厚い。
よびＰ型半導体基板１１の表面上にゲート絶縁膜２、さ
らにその上にゲート電極３を形成し（図１（ａ））、フ
ォトレジスト７を塗布した後Ｎ型ソース１４、Ｎ型ドレ
イン１５、Ｎ型拡散層６部が開口するようにフォトリソ
グラフィを行い、イオン注入によりＡｓを５〜８×１０
15／ｃｍ2 の条件でドーピングする（図１（ｂ））。そ
の後、９００℃以上の熱処理を行い、８５０℃以下のウ
ェット雰囲気で熱酸化することにより、Ｐ型ソース４、
Ｐ型ドレイン５、Ｐ型拡散層１６になる領域上には酸化
膜８を得、同時にＮ型ソース１４、Ｎ型ドレイン１５、
Ｎ型拡散層６のみを増速酸化させて、これらの上に増速
酸化膜１８を得る（図１（ｃ））。９００℃以上の熱処
理を行わないとＬＯＣＯＳ端でのＰＮ接合がリーキにな
る。その理由は後述する。Ａｓ７×１０15／ｃｍ2 、９
５０℃のＮ2アニール，８００℃ウェット酸化の条件
で、Ａｓ注入領域上の酸化膜厚は１２０ｎｍ、Ａｓ注入
領域でない部分の酸化膜厚は２０ｎｍである。増速酸化
膜厚とＡｓドーズ量の関係を図３に示す。増速酸化膜厚
はドーズ量が多いほど厚い。
【０００９】次に、これら２つの酸化膜厚差を利用して
ＢまたはＢＦ2をイオン注入する（図１（ｄ））。その
ときの条件は、飛程距離Ｒｐとその分散△Ｒｐが、 Ｒｐ ＞ Ａｓ注入領域でない部分の酸化膜
厚 Ｒｐ＋３△Ｒｐ ＜ Ａｓ注入領域上の増速酸化膜厚 の関係にあればよい。この条件で、ＢまたはＢＦ2はＡ
ｓ注入領域の半導体基板には到達しないが、Ａｓ注入領
域でない部分の半導体基板には到達する。条件の一例
は、ＢＦ2、６０ＫｅＶ、３．５×１０15／ｃｍ2 であ
る。図３に、このときのＲｐ、Ｒｐ＋３△Ｒｐを示し
た。これらとＡｓ注入領域上の酸化膜厚、Ａｓ注入領域
でない部分の酸化膜厚の関係が、上の不等式を満足して
いることがわかる。活性化後のＡｓとＢの深さ方向のＳ
ＩＭＳプロファイルを図４に示す。Ｂのほとんどは増速
酸化膜内にあり、ＡｓのＳｉ基板表面における濃度は５
×１０19ａｔｏｍｓ／ｃｍ3以上、図４では１０20ａｔ
ｏｍｓ／ｃｍ3以上の濃度を有するＮ型になっている。
以上示したように、Ｎ型拡散層と自己整合的にしかもフ
ォトリソグラフィを行うことなく、Ｐ型ソース４、Ｐ型
ドレイン５、Ｐ型拡散層１６を形成することができる。
この実施例では、Ｎ+ にＡｓを使用しているが、Ｐを用
いることも可能である。
ＢまたはＢＦ2をイオン注入する（図１（ｄ））。その
ときの条件は、飛程距離Ｒｐとその分散△Ｒｐが、 Ｒｐ ＞ Ａｓ注入領域でない部分の酸化膜
厚 Ｒｐ＋３△Ｒｐ ＜ Ａｓ注入領域上の増速酸化膜厚 の関係にあればよい。この条件で、ＢまたはＢＦ2はＡ
ｓ注入領域の半導体基板には到達しないが、Ａｓ注入領
域でない部分の半導体基板には到達する。条件の一例
は、ＢＦ2、６０ＫｅＶ、３．５×１０15／ｃｍ2 であ
る。図３に、このときのＲｐ、Ｒｐ＋３△Ｒｐを示し
た。これらとＡｓ注入領域上の酸化膜厚、Ａｓ注入領域
でない部分の酸化膜厚の関係が、上の不等式を満足して
いることがわかる。活性化後のＡｓとＢの深さ方向のＳ
ＩＭＳプロファイルを図４に示す。Ｂのほとんどは増速
酸化膜内にあり、ＡｓのＳｉ基板表面における濃度は５
×１０19ａｔｏｍｓ／ｃｍ3以上、図４では１０20ａｔ
ｏｍｓ／ｃｍ3以上の濃度を有するＮ型になっている。
以上示したように、Ｎ型拡散層と自己整合的にしかもフ
ォトリソグラフィを行うことなく、Ｐ型ソース４、Ｐ型
ドレイン５、Ｐ型拡散層１６を形成することができる。
この実施例では、Ｎ+ にＡｓを使用しているが、Ｐを用
いることも可能である。
【００１０】ここで、９００℃以上の熱処理の必要性に
ついて述べる。熱処理を行わない場合、ＬＯＣＯＳ端で
の増速酸化が起きない。そのため、ＬＯＣＯＳ端の断面
は図５（ｂ）のようにフィールド酸化膜２０と増速酸化
膜１８との間に増速されない酸化膜８の部分ができる。
その結果、ＢまたはＢＦ2が突き抜けてＮ+／Ｐ+接合が
できツェナーブレークダウンによる接合リークが生じ
る。９００℃以上の熱処理を行うとＬＯＣＯＳ端の断面
は図５（ａ）のようになりＮ+／Ｐ+接合はできない。Ｎ
+をＰで作る場合には、この熱処理は必要ではない。
ついて述べる。熱処理を行わない場合、ＬＯＣＯＳ端で
の増速酸化が起きない。そのため、ＬＯＣＯＳ端の断面
は図５（ｂ）のようにフィールド酸化膜２０と増速酸化
膜１８との間に増速されない酸化膜８の部分ができる。
その結果、ＢまたはＢＦ2が突き抜けてＮ+／Ｐ+接合が
できツェナーブレークダウンによる接合リークが生じ
る。９００℃以上の熱処理を行うとＬＯＣＯＳ端の断面
は図５（ａ）のようになりＮ+／Ｐ+接合はできない。Ｎ
+をＰで作る場合には、この熱処理は必要ではない。
【００１１】（２） 第２実施例 図６は本発明によるバッティングコンタクトの実施例で
ある。ゲート電極３の左右にＮ型ソース１４、Ｎ型ドレ
イン１５が設けられており、Ｎ型ソース１４に、ゲート
電極３の逆側に隣接してＰ型拡散層１６が設けられてい
る。Ｎ型ソース１４とＰ型拡散層１６は一つのバッティ
ングコンタクト１９で電極がとられている。製造方法は
第１実施例と同様で、Ｎ型ソース１４、Ｎ型ドレイン１
５をフォトリソグラフィとイオン注入により形成し、８
５０℃以下のウェット雰囲気で熱酸化した後、全面にＰ
型不純物をイオン注入してＰ型拡散層１６を形成する。
従って、Ｎ型ソース１４とＰ型拡散層１６との位置関係
は自己整合的になる。
ある。ゲート電極３の左右にＮ型ソース１４、Ｎ型ドレ
イン１５が設けられており、Ｎ型ソース１４に、ゲート
電極３の逆側に隣接してＰ型拡散層１６が設けられてい
る。Ｎ型ソース１４とＰ型拡散層１６は一つのバッティ
ングコンタクト１９で電極がとられている。製造方法は
第１実施例と同様で、Ｎ型ソース１４、Ｎ型ドレイン１
５をフォトリソグラフィとイオン注入により形成し、８
５０℃以下のウェット雰囲気で熱酸化した後、全面にＰ
型不純物をイオン注入してＰ型拡散層１６を形成する。
従って、Ｎ型ソース１４とＰ型拡散層１６との位置関係
は自己整合的になる。
【００１２】従来は、Ｎ型不純物注入、Ｐ型不純物注入
およびコンタクトのフォトリソグラフィをアクティブに
合わせていたため、これら全ての合わせずれを考慮し
て、バッティングコンタクトのサイズは通常のコンタク
トサイズの３倍程度が必要であった。しかし、本第２実
施例では、Ｎ型ソース１４とＰ型拡散層１６とが自己整
合的に形成できるので、バッティングコンタクトのサイ
ズは通常のコンタクトサイズの２倍程度で十分である。
以上はＮチャネルＭＩＳトランジスタの例であるが、Ｐ
チャネルでも同じことが言える。
およびコンタクトのフォトリソグラフィをアクティブに
合わせていたため、これら全ての合わせずれを考慮し
て、バッティングコンタクトのサイズは通常のコンタク
トサイズの３倍程度が必要であった。しかし、本第２実
施例では、Ｎ型ソース１４とＰ型拡散層１６とが自己整
合的に形成できるので、バッティングコンタクトのサイ
ズは通常のコンタクトサイズの２倍程度で十分である。
以上はＮチャネルＭＩＳトランジスタの例であるが、Ｐ
チャネルでも同じことが言える。
【００１３】（３） 第３実施例 本発明をＳＯＩ基板を用いたＭＩＳトランジスタに応用
した例が第３実施例である。ＳＯＩではトランジスタ一
つひとつを完全に分離するため、各トランジスタに必ず
基板コンタクトが必要となる。従って、バッティングコ
ンタクトのサイズが重要となる。ＮチャネルＭＩＳトラ
ンジスタを例にとって、その平面図を図７（ａ）に示
す。ゲート電極３の一方にＮ型ドレイン１５が設けられ
ており、他方には、中央のＰ型拡散層１６をはさんで両
側にＮ型ソース１４が設けられている。Ｐ型拡散層１
６、Ｎ型ソース１４上にはひとつのバッティングコンタ
クト１９が開いている。Ａ−Ａ’断面図およびＢ−Ｂ’
断面図を図７（ｂ）、（ｃ）にそれぞれ示す。絶縁基板
２１上の半導体層中にチャネル２２が設けられており、
その両側にＡ−Ａ’断面図の場合にはＮ型ソース１４と
Ｎ型ドレイン１５が、Ｂ−Ｂ’断面図の場合にはチャネ
ル２２の電位をとるためのＰ型拡散層１６とＮ型ドレイ
ン１５が設けられている。製造方法は第１実施例と同様
である。
した例が第３実施例である。ＳＯＩではトランジスタ一
つひとつを完全に分離するため、各トランジスタに必ず
基板コンタクトが必要となる。従って、バッティングコ
ンタクトのサイズが重要となる。ＮチャネルＭＩＳトラ
ンジスタを例にとって、その平面図を図７（ａ）に示
す。ゲート電極３の一方にＮ型ドレイン１５が設けられ
ており、他方には、中央のＰ型拡散層１６をはさんで両
側にＮ型ソース１４が設けられている。Ｐ型拡散層１
６、Ｎ型ソース１４上にはひとつのバッティングコンタ
クト１９が開いている。Ａ−Ａ’断面図およびＢ−Ｂ’
断面図を図７（ｂ）、（ｃ）にそれぞれ示す。絶縁基板
２１上の半導体層中にチャネル２２が設けられており、
その両側にＡ−Ａ’断面図の場合にはＮ型ソース１４と
Ｎ型ドレイン１５が、Ｂ−Ｂ’断面図の場合にはチャネ
ル２２の電位をとるためのＰ型拡散層１６とＮ型ドレイ
ン１５が設けられている。製造方法は第１実施例と同様
である。
【００１４】（４） 第４実施例 図８に本発明による同極ゲートＭＩＳトランジスタおよ
びその製造方法を示す。図８（ｄ）が断面図である。Ｎ
型半導体基板１およびＰ型半導体基板１１の表面上にゲ
ート絶縁膜２が設けられている。Ｎ型半導体基板１上の
ゲート絶縁膜２上にはＰ型ゲート電極３が、Ｐ型半導体
基板１１上のゲート絶縁膜２上にはＮ型ゲート電極１３
がそれぞれ設けられいる。ソース、ドレインおよび基板
コンタクト用拡散層の構造は、第１実施例と同じであ
る。
びその製造方法を示す。図８（ｄ）が断面図である。Ｎ
型半導体基板１およびＰ型半導体基板１１の表面上にゲ
ート絶縁膜２が設けられている。Ｎ型半導体基板１上の
ゲート絶縁膜２上にはＰ型ゲート電極３が、Ｐ型半導体
基板１１上のゲート絶縁膜２上にはＮ型ゲート電極１３
がそれぞれ設けられいる。ソース、ドレインおよび基板
コンタクト用拡散層の構造は、第１実施例と同じであ
る。
【００１５】次に製造方法を示す。Ｎ型半導体基板１お
よびＰ型半導体基板１１の表面上にゲート絶縁膜２、さ
らにその上にゲート電極となるノンドープＰｏｌｙ−Ｓ
ｉをパタ−ニングし（図８（ａ））、フォトレジスト７
を塗布した後Ｎ型ゲート電極１３、Ｎ型ソース１４、Ｎ
型ドレイン１５およびＮ型拡散層６部が開口するように
フォトリソグラフィを行い、イオン注入によりＮ型不純
物をドーピングする（図８（ｂ））。その後の工程およ
び条件は第１実施例と同じであるが、Ｎ型ゲート電極１
３上にも増速酸化膜１８を得るので（図８（ｃ））、そ
の後のＰ型不純物の全面イオン注入により、Ｎ型半導体
基板１上のゲート絶縁膜２上のノンドープＰｏｌｙ−Ｓ
ｉはＰ型ゲート電極３となる（図８（ｄ））。
よびＰ型半導体基板１１の表面上にゲート絶縁膜２、さ
らにその上にゲート電極となるノンドープＰｏｌｙ−Ｓ
ｉをパタ−ニングし（図８（ａ））、フォトレジスト７
を塗布した後Ｎ型ゲート電極１３、Ｎ型ソース１４、Ｎ
型ドレイン１５およびＮ型拡散層６部が開口するように
フォトリソグラフィを行い、イオン注入によりＮ型不純
物をドーピングする（図８（ｂ））。その後の工程およ
び条件は第１実施例と同じであるが、Ｎ型ゲート電極１
３上にも増速酸化膜１８を得るので（図８（ｃ））、そ
の後のＰ型不純物の全面イオン注入により、Ｎ型半導体
基板１上のゲート絶縁膜２上のノンドープＰｏｌｙ−Ｓ
ｉはＰ型ゲート電極３となる（図８（ｄ））。
【００１６】
【発明の効果】 従来問題であった２回のフォトリソグ
ラフィと大きなバッティングコンタクトサイズという問
題を解決し、１回のフォトリソグラフィでＮ型、Ｐ型拡
散層を自己整合的に形成できるＭＩＳトランジスタとそ
の製造方法を供給できるようになった。
ラフィと大きなバッティングコンタクトサイズという問
題を解決し、１回のフォトリソグラフィでＮ型、Ｐ型拡
散層を自己整合的に形成できるＭＩＳトランジスタとそ
の製造方法を供給できるようになった。
【図１】図１は本発明による第１実施例のＭＩＳトラン
ジスタの工程順断面図である。
ジスタの工程順断面図である。
【図２】図２は従来技術によるＭＩＳトランジスタの工
程順断面図である。
程順断面図である。
【図３】図３は増速酸化膜厚とＡｓドーズ量の関係図で
ある。
ある。
【図４】図４はＡｓとＢの深さ方向のＳＩＭＳプロファ
イルである。
イルである。
【図５】図５はＬＯＣＯＳ端の断面図である。
【図６】図６は本発明による第２実施例のバッティング
コンタクトの平面図である。
コンタクトの平面図である。
【図７】図７は本発明による第３実施例のＳＯＩＭＩＳ
トランジスタの平面図と断面図である。
トランジスタの平面図と断面図である。
【図８】図８は本発明による第４実施例の同極ゲートＭ
ＩＳトランジスタの工程順断面図である。
ＩＳトランジスタの工程順断面図である。
１，１１ 半導体基板 ２ ゲート酸化膜 ３，１３ ゲート電極 ４，１４ ソース ５，１５ ドレイン ６，１６ 基板コンタクト用拡散層 ７，１７ フォトレジスト ８，１８ 酸化膜 ９，１９ コンタクトホール ２０ フィールド酸化膜 ２１ 絶縁基板 ２２ チャネル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｓ 27/12 Ｃ Ｈ０１Ｌ 21/265 Ａ Ｘ
Claims (12)
- 【請求項１】 第１導電型半導体基板上に互いに離れて
設けられた第２導電型拡散領域であるソース・ドレイン
領域と、前記第２導電型ソース・ドレイン領域の間の前
記第１導電型半導体基板上にゲート絶縁膜を介して設け
られたゲート電極と、前記第２導電型ソース領域に接し
て自己整合的に設けられた前記第１導電型拡散領域とか
ら成るＭＩＳトランジスタ。 - 【請求項２】 前記第１または第２導電型拡散領域のう
ちＮ型拡散領域の半導体基板表面がＰ型拡散領域の半導
体基板表面よりも３０ｎｍ以上低いことを特徴とするＭ
ＩＳトランジスタ。 - 【請求項３】 半導体層に第１導電型の不純物を選択的
にドーピングして第１導電型拡散領域を形成する第１工
程と、前記半導体層を熱処理して、前記第１導電型拡散
領域の上に厚い酸化膜を、前記第１導電型の不純物がド
ーピングされていない前記半導体層の他の領域に薄い酸
化膜をそれぞれ形成する第２工程と、前記半導体層に第
２導電型の不純物をドーピングして前記他の領域に第２
導電型拡散領域を形成する第３工程からなることを特徴
とする半導体装置の製造方法。 - 【請求項４】 前記第２工程における熱処理は、８５０
℃を越えない温度で行うことを特徴とする請求項３記載
の半導体装置の製造方法。 - 【請求項５】 前記第１工程における不純物の選択的ド
ーピングにより、前記第１導電型拡散領域の不純物表面
濃度が５×１０19ａｔｏｍｓ／ｃｍ3 を下回らないこと
を特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項６】 前記第３工程における第２導電型の不純
物のドーピングはイオン注入により行い、前記イオン注
入における飛程距離Ｒｐが前記薄い酸化膜の膜厚よりも
大きく、前記イオン注入における飛程距離Ｒｐとその分
散△Ｒｐの３倍を加えた値、Ｒｐ＋３△Ｒｐ、が前記厚
い酸化膜の膜厚よりも小さいことを特徴とする請求項３
記載の半導体装置の製造方法。 - 【請求項７】 前記第１工程において、前記半導体層の
上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
上にゲート電極を形成する工程を含むＭＩＳトランジス
タを形成することを特徴とする請求項３記載の半導体装
置の製造方法。 - 【請求項８】 前記半導体層はポリシリコンからなるこ
とを特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項９】 前記第３工程の後に少なくとも１つのコ
ンタクトホールを形成する第４工程を含み、前記１つの
コンタクトホールに前記第１導電型拡散領域と前記第２
導電型拡散領域とが含まれることを特徴とする請求項３
記載の半導体装置の製造方法。 - 【請求項１０】 前記第１工程は、前記半導体層の上に
ゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電
極を形成し、前記第１導電型の不純物を前記ゲート電極
に対して選択的にドーピングする工程を含み、前記第２
工程は、前記第１導電型の不純物がドーピングされたゲ
ート電極の領域の上に厚い第２酸化膜を形成し、前記第
１導電型の不純物がドーピングされていないゲート電極
の上に薄い第２酸化膜を形成する工程を含み、前記第３
工程は、前記第２導電型の不純物を前記薄い第２酸化膜
が形成された領域のゲート電極にドーピングする工程を
含むＭＩＳトランジスタを形成することを特徴とする半
導体装置の製造方法。 - 【請求項１１】 前記第１導電型はＮ型であり、前記第
２導電型はＰ型であることを特徴とする請求項３から１
０いずれか記載の半導体装置の製造方法。 - 【請求項１２】 前記第２導電型の不純物はＢまたはＢ
Ｆ2であることを特徴とする請求項１１記載の半導体装
置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP21561695A JP3611901B2 (ja) | 1994-12-09 | 1995-08-24 | 半導体装置の製造方法 |
| US08/568,537 US5834809A (en) | 1994-12-09 | 1995-12-07 | MIS transistor semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30662494 | 1994-12-09 | ||
| JP6-306624 | 1994-12-09 | ||
| JP21561695A JP3611901B2 (ja) | 1994-12-09 | 1995-08-24 | 半導体装置の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004077997A Division JP4146374B2 (ja) | 1994-12-09 | 2004-03-18 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH08213479A true JPH08213479A (ja) | 1996-08-20 |
| JP3611901B2 JP3611901B2 (ja) | 2005-01-19 |
Family
ID=26520965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21561695A Expired - Lifetime JP3611901B2 (ja) | 1994-12-09 | 1995-08-24 | 半導体装置の製造方法 |
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| Country | Link |
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| JP (1) | JP3611901B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999056311A1 (en) * | 1998-04-27 | 1999-11-04 | Spectrian, Inc. | Mos transistor with shield coplanar with gate electrode |
| JP2010161335A (ja) * | 2008-12-10 | 2010-07-22 | Denso Corp | 半導体装置およびその製造方法 |
| US9455269B1 (en) | 2015-03-19 | 2016-09-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| WO2021187275A1 (ja) * | 2020-03-16 | 2021-09-23 | 国立研究開発法人産業技術総合研究所 | 太陽電池および半導体装置の製造方法 |
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|---|---|---|---|---|
| US5675167A (en) * | 1994-11-24 | 1997-10-07 | Nippondenso Co., Ltd. | Enhancement-type semiconductor having reduced leakage current |
| US6248638B1 (en) * | 1998-12-18 | 2001-06-19 | Texas Instruments Incorporated | Enhancements to polysilicon gate |
| US6451645B1 (en) | 2000-07-12 | 2002-09-17 | Denso Corp | Method for manufacturing semiconductor device with power semiconductor element and diode |
| US7217977B2 (en) * | 2004-04-19 | 2007-05-15 | Hrl Laboratories, Llc | Covert transformation of transistor properties as a circuit protection method |
| US7049667B2 (en) | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
| JP4846239B2 (ja) * | 2002-12-13 | 2011-12-28 | エイチアールエル ラボラトリーズ，エルエルシー | ウェル注入を用いた集積回路の改変 |
| US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
| US8168487B2 (en) | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
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| US8507352B2 (en) * | 2008-12-10 | 2013-08-13 | Denso Corporation | Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode |
| US8153496B1 (en) * | 2011-03-07 | 2012-04-10 | Varian Semiconductor Equipment Associates, Inc. | Self-aligned process and method for fabrication of high efficiency solar cells |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168335A (en) * | 1988-07-15 | 1992-12-01 | Texas Instruments Incorporated | Electrically programmable, electrically erasable memory array cell with field plate |
| US5146291A (en) * | 1988-08-31 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | MIS device having lightly doped drain structure |
-
1995
- 1995-08-24 JP JP21561695A patent/JP3611901B2/ja not_active Expired - Lifetime
- 1995-12-07 US US08/568,537 patent/US5834809A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999056311A1 (en) * | 1998-04-27 | 1999-11-04 | Spectrian, Inc. | Mos transistor with shield coplanar with gate electrode |
| US6172400B1 (en) | 1998-04-27 | 2001-01-09 | Spectrian Corporation | MOS transistor with shield coplanar with gate electrode |
| JP2010161335A (ja) * | 2008-12-10 | 2010-07-22 | Denso Corp | 半導体装置およびその製造方法 |
| US9455269B1 (en) | 2015-03-19 | 2016-09-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| WO2021187275A1 (ja) * | 2020-03-16 | 2021-09-23 | 国立研究開発法人産業技術総合研究所 | 太陽電池および半導体装置の製造方法 |
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| Publication number | Publication date |
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