JPH04234161A - ダブルド―プされたチャネルストップ層を有する半導体装置およびその製造方法 - Google Patents

ダブルド―プされたチャネルストップ層を有する半導体装置およびその製造方法

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JPH04234161A
JPH04234161A JP3004040A JP404091A JPH04234161A JP H04234161 A JPH04234161 A JP H04234161A JP 3004040 A JP3004040 A JP 3004040A JP 404091 A JP404091 A JP 404091A JP H04234161 A JPH04234161 A JP H04234161A
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layer
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Yun-Seung Sin
辛　允承
Kyung-Tae Kim
金　景泰
Jung Kang
俊 姜
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関するもので、特にダブルドープされたチャネ
ルストップ層を有する半導体装置およびその製造方法に
関するものである。
【０００２】
【従来の技術】近年、微細半導体製造技術の進展に伴い
半導体メモリチップ、例えばＤＲＡＭ素子はメガ時代を
迎えている。４Ｍ　　ＤＲＡＭ素子は量産段階に入り、
１６ＭＤＲＡＭ素子も研究段階を終え製品試作に移行さ
れているし、６４Ｍおよび２５６Ｍ　　ＤＲＡＭ素子の
研究も活発になされている。
【０００３】この様なメガ時代のＤＲＡＭ素子はＭＯＳ
トランジスタの微細化技術により達成されている。ＭＯ
Ｓトランジスタの微細化技術により素子の大きさは急速
に縮められている一方、電源電圧は一定なので素子内部
の電解強度は増大している。この電解強度の増大は素子
のバイアス特性に悪影響を与えて種々の問題点が提起さ
れている。即ちスレショルド電圧の低下、パンチスルー
（ｐｕｃｈｔｈｒｏｕｇｈ）　現象、ホットキャリア（
ｈｏｔ　ｃａｒｒｉｅｒ）　効果およびラッチアップ強
度の低下などが現れている。
【０００４】ＮＭＯＳ半導体装置においては、ＭＯＳト
ランジスタのチャネル内のキャリアがドレイン付近の高
電圧により加速されて、そのエネルギーがシリコンとゲ
ート酸化膜のエネルギー障壁を越えればホットキャリア
となり、このホットキャリアはインパクトイオン化によ
て新しい電子正孔対を生成し、新しく発生した電子はド
レインの電界によりほとんどドレインに吸い込まれるが
、一部は電子なだれ（ａｖａｌａｎｃｈｅ）　ホット電
子になってゲート酸化膜内に注入されてスレショルド電
圧を変化させたり相互コンダクタンスを低下させたりす
る。一方、正孔は基板内を流れて基板電流を形成し、こ
の基板電流はドレイン耐圧を低下させる。
【０００５】ＣＭＯＳ半導体装置においては、必然的に
寄生ｐｎｐｎサイリスタ回路が形成されるので、ＣＭＯ
Ｓ半導体装置の微細化によってラッチアップが大きな問
題となり、ウェル境界を介して存在するＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタとの間隔が微細化につれ
て縮まるので、両トランジスタ間の電気的素子分離を完
全にするか、あるいはラッチアップ耐性を高める技術が
要求されている。
【０００６】ここで本発明の理解のために図１および図
２を参照して従来のＮＭＯＳおよびＣＭＯＳ半導体装置
を説明する。
【０００７】図１は、従来の単一ドープでロコス（ｌｏ
ｃｏｓ）　素子分離により形成されたチャネルストップ
層を有するＮＭＯＳ半導体装置の概略的な断面図である
。図１でＮＭＯＳ半導体装置は第１不純物、即ちＰ型不
純物のドープされたシリコン半導体基板１に素子形成領
域Ａと素子分離領域Ｉおよび基板コンタクト領域Ｃを有
する。 素子分離領域Ｉの半導体基板１上には厚いフィールド酸
化膜層３を有し、このフィールド酸化膜層３の下面と接
する半導体基板１内にはＰ＋の第１チャネルストップ層
２を有する。素子形成領域またはアクティブ領域Ａの半
導体基板１内にはＮ＋ソース拡散層４ｂとドレイン拡散
層４ａを有し、これらのドレインおよびソース拡散層４
ａ、４ｂとの間のチャネル領域４ｃの上にはチャネル領
域４ｃとゲート酸化膜により電気的に絶縁された多結晶
シリコンまたは金属シリサイド、あるいはこれらの積層
構造からなるゲート電極層５を有する。そして基板コン
タクト領域Ｃには半導体基板１内にＰ＋＋のオーミック
コンタクト（ｏｈｍｉｃ　ｃｏｎｔａｃｔ）拡散層６を
有する。通常、半導体基板１は１０１５〜１０１６／ｃ
ｍ３濃度のＰ型不純物を含み、第１チャネルストップ層
２は約１μｍ程度の深さでＰ型不純物の表面ピーク濃度
が半導体基板１の不純物濃度より約１０倍程度高い１０
１６〜１０１７／ｃｍ３程度のＰ型不純物濃度を有する
。
【０００８】この様なＮＭＯＳ半導体装置はソース拡散
層４ｂに接地電圧Ｖｓｓが接続されて、ドレイン拡散層
４ａには接地電圧Ｖｓｓから供給電圧Ｖｃｃまでのドレ
イン電圧ＶＤが動作状態によって加わり、基板オーミッ
クコンタクト拡散層６には接地電圧または基板バイアス
電圧ＶＢＢが加わる。通常、ＤＲＡＭチップでは基板バ
イアス電圧ＶＢＢがネガティブ電圧で約−２Ｖ程度の電
圧が加わり、ゲート電極層５には０Ｖ〜Ｖｃｃ間のゲー
ト電圧ＶＧが加わる。
【０００９】ドレイン電圧ＶＤを印加し、高い電圧を維
持する時、図１に示したデプレッション領域７が形成さ
れ、ドレイン拡散層４ａ付近のデプレッション領域７内
で高電界によってホットキャリアが発生され基板オーミ
ックコンタクト拡散層６に基板電流ＩＢが流れる。この
基板電流ＩＢは、ゲート電圧ＶＧを増加させて行くと初
めはチャネル電流の増加によって増加するが、ある程度
より以降は三極管動作に近くなりドレイン付近の電界が
弱くなって、インパクトイオン化率が減少するために基
板電流ＩＢは増加しなくなる。従って、基板電流ＩＢは
ゲート電圧ＶＧがドレイン電圧ＶＤの約１／２ＶＤにな
る時点で最大となる。チャネルストップ層２の抵抗をＲ
２とし、基板１の抵抗をＲ１とすれば基板電流ＩＢは（
１）式から決定される。
【００１０】
【数１】
【００１１】即ち、ノードＮの電圧ＶＮはＶＮ＝ＶＢＢ
＋ＲＢ・ＩＢ になって高い動作電圧下で基板電流ＩＢが大きくなると
ＲＢ・ＩＢが増加してＶＮ＞０である場合が発生する。 これによりＭＯＳトランジスタのソース拡散層４ｂと基
板１との間のＮ＋Ｐダイオードが順方向にバイアスため
、接地から半導体基板１に電子注入が起こる。このよう
な半導体基板１への電子注入現象はＤＲＡＭチップの場
合、セルリフレッシュ（ｃｅｌｌ　ｒｅｆｒｅｓｈ）特
性を低下させる。一方、ノードＮの電圧ＶＮがチップ動
作にいる基板バイアス電圧ＶＢＢ以上に高くなると、Ｎ
ＭＯＳトランジスタのスレショルド電圧が低下して全体
的な回路動作特性が変化されるので誤動作を起こす。
【００１２】従って、ＭＯＳトランジスタで基板電流Ｉ
Ｂが発生しても、基板オーミックコンタクト拡散層６ま
でのバルク抵抗ＲＢを減少させれば前記電圧降下ＲＢ・
ＩＢを減少させうるので、前記誤動作を防ぐことができ
、素子性能を大幅に改善させうる。
【００１３】従来は、バルク抵抗ＲＢを減少させるため
に、半導体基板１のＰ型不純物濃度を増加させたり、ま
た第１チャネルストップ層２のＰ型不純物濃度を増加さ
せたり、あるいは半導体基板１を約１０１９／ｃｍ３以
上の高濃度ウェーハ上に３〜６μｍ程度の厚さの低濃度
Ｐ型エピタキシャル層を成長させて使用したりする方法
などが提案された。このエピタキシャル成長方法は高度
のエピタキシャル成長技術が要求されるので、製造コス
トが上がるという短所があり、また半導体基板の濃度を
増加させる場合はバルク電圧変化によるスレショルド電
圧変動をもたらす基板効果（ｂｏｄｙ　ｅｆｆｅｃｔ）
　が大きくなって、回路動作に悪影響を及ぼし、またチ
ャネルストップ層の濃度を増加させる場合はＮＭＯＳト
ランジスタのブレイクダウン（ｂｒｅａｋｄｏｗｎ）　
電圧を低下させて素子の電圧増加による動作特性の低下
をまねく等の短所が指摘されている。
【００１４】次に図２は、従来の単一ドープでロコス（
ｌｏｃｏｓ）　素子分離により形成されたチャネルスト
ップ層を有するＣＭＯＳ半導体装置の概略的な断面図で
ある。このＣＭＯＳ半導体装置は１０１４〜１０１６／
ｃｍ３程度の第１不純物のドープされたＰ型半導体基板
１０内に１０１６〜１０１７／ｃｍ３程度の第２不純物
のドープされたＮ型ウェル１１を形成し、素子分離領域
の半導体基板１０上に厚いフィールド酸化膜層１３を有
し、このフィールド酸化膜層１３の下面と接する半導体
基板１０内にＰ型第１チャネルストップ層１２ａを有し
、Ｎ型ウェル１１内にはＮ型チャネルストップ層１２ｂ
を有する。
【００１５】素子形成領域の半導体基板１０内にはＮＭ
ＯＳトランジスタのドレインおよびソース拡散層１４ａ
、１４ｂを有し、これらのドレインおよびソース拡散層
１４ａ、１４ｂとの間のチャネル領域１４ｃの上にはチ
ャネル領域１４ｃとゲート酸化膜により電気的に絶縁さ
れた多結晶シリコンまたは金属シリサイド、あるいはこ
れらの積層構造からなるゲート電極層１６を有する。 また素子形成領域のＮ型ウェル１１内にはＰＭＯＳトラ
ンジスタのドレインおよびソース拡散層１５ａ、１５ｂ
を有し、これらのドレインおよびソース拡散層１５ａ、
１５ｂとの間のチャネル領域１５ｃの上にはチャネル領
域１５ｃとゲート酸化膜により電気的に絶縁された多結
晶シリコンまたは金属シリサイド、あるいはこれらの積
層構造からなるゲート電極層１７を有する。そして基板
コンタクト領域の半導体基板１０内にはＰ＋＋の基板オ
ーミックコンタクト拡散層１８を有すし、ウェルコンタ
クト領域のＮ型ウェル１１内にはＮ＋＋のウェルオーミ
ックコンタクト拡散層１９を有する。
【００１６】この様なＣＭＯＳ半導体装置のインバータ
回路は通常ＮＭＯＳおよびＰＭＯＳトランジスタのドレ
イン拡散層１４ａ、１５ａを共通接続して出力電圧Ｖｏ
ｕｔを発生し、ゲート電極層１６、１７に入力電圧Ｖｉ
ｎを共通に印加する。そしてＰＭＯＳトランジスタのソ
ース拡散層１５ｂとＮ型ウェル１１内のＮ＋＋のウェル
オーミックコンタクト拡散層１９に供給電圧Ｖｃｃを共
通に印加し、ＮＭＯＳトランジスタのソース拡散層１４
ｂは接地電圧Ｖｓｓに接続する。また半導体基板１０の
Ｐ＋＋の基板オーミックコンタクト拡散層１８には−２
Ｖ程度のネガティブ電圧、または０Ｖの基板バイアス電
圧ＶＢＢを印加する。
【００１７】この様なＣＭＯＳインバータ回路構造は図
２に示したように寄生サイリスタ回路を有し、この寄生
サイリスタ回路の維持電流ＩＨは構成要素である垂直Ｐ
ＮＰトランジスタおよび水平ＮＰＮトランジスタ電流増
幅率βｐ、βｎ、基板抵抗ＲＢおよびウェル抵抗ＲＷを
用いて（２）式のように表せる。
【００１８】
【数２】
【００１９】（２）式が示しているように、寄生バイポ
ーラトランジスタの電流増幅率を低め、基板抵抗および
ウェル抵抗を低めるのがラッチアップ耐性を大きくする
のに効果的である。しかし、単純な素子の大きさの微細
化によりこれらの値は増大され、ラッチアップ強度は低
下する。
【００２０】したがって、従来のＣＭＯＳ半導体装置で
は、ラッチアップ耐性を高めるために基板抵抗ＲＢを減
少させるダブルウェル方式や、ウェル表面から深い部分
の濃度を高くすることによって接合容量や基板バイアス
効果に影響を及ぼす表面付近の濃度を変化させることな
くウェル抵抗を低めるための高加速イオン注入方式、さ
らにエピタキシャルウェーハ方式、トレンチ分離方式な
どが開示されている。しかし、ダブルウェル方式は基板
抵抗を減少させるのみでラッチアップ耐性を向上させる
のに限界があり、高加速イオン注入方式はウェル抵抗を
減少させるのみでありまた高加速イオン注入が要求され
るので製造コストが上がる短所があり、エピタキシャル
ウェーハ方式はウェーハコストが増大する短所があり、
トレンチ分離方式はトレンチ形成工程が複雑でこのトレ
ンチ形成時シリコン基板に欠陥を生じこの欠陥よる漏れ
電流の発生などの問題が指摘されている。
【００２１】
【発明が解決しようとする課題】本発明は、前述のよう
な従来技術の問題点を解決するため、基板抵抗を減少さ
せるためのダブルドープされたチャネルストップ層を有
するＮＭＯＳ半導体装置を提供することである。
【００２２】本発明の他の目的は、ラッチアップ耐性を
向上させるためのダブルドープされたチャネルストップ
層を有するＣＭＯＳ半導体装置を提供することである。
【００２３】さらに本発明のもう一つの目的は、該半導
体装置を製造するのに最適な製造方法を提供することで
ある。
【００２４】
【課題を解決するための手段】上記目的は、第１不純物
のド―プされた半導体基板に素子形成領域および基板コ
ンタクト領域を限定するための素子分離領域である厚い
フィ―ルド酸化膜層を該半導体基板上に有し、該フィ―
ルド酸化膜層の下面に接する該半導体基板内に該半導体
基板の第１不純物濃度より高く第１不純物のド―プされ
た第１チャネルストップ層を有し、該素子形成領域から
側方向に一定距離離れ、該フィ―ルド酸化膜層の下面と
接する該半導体基板内に該第１チャネルストップ層の第
１不純物濃度より高く第１不純物のド―プされた第２チ
ャネルストップ層を具備することにより、該半導体基板
内のバルク抵抗を減少させるためのダブルド―プされた
チャネルストップ層を具備することを特徴とする半導体
装置により達成される。
【００２５】また本発明は、該第２チャネルストップ層
と素子形成領域との間の一定距離は該素子形成領域で形
成されるデプレッション領域が該第２チャネルストップ
層まで至らないぐらいの距離であることを特徴とする半
導体装置である。
【００２６】さらに本発明は、該第２チャネルストップ
層の不純物濃度は、該第１チャネルストップ層の不純物
濃度の１０２〜１０４倍程度であることを特徴とする半
導体装置である。
【００２７】本発明は、該半導体基板が１０１５〜１０
１７／ｃｍ３程度の不純物濃度を有するＰ型シリコン基
板であり、該第１チャネルストップ層は該シリコン基板
より３倍以上の不純物濃度を有し、該第２チャネルスト
ップ層は該第１チャネルストップ層より１０倍以上の不
純物濃度を有することを特徴とする半導体装置で、また
該半導体基板が１０１５〜１０１７／ｃｍ３程度の不純
物濃度を有するＮ型シリコン基板であり、該第１チャネ
ルストップ層は該シリコン基板より３倍以上の不純物濃
度を有し、該第２チャネルストップ層は該第１チャネル
ストップ層より１０倍以上の不純物濃度を有することを
特徴とする半導体装置である。
【００２８】さらに上記目的は、第１不純物のド―プさ
れた第１伝導形の半導体基板内に該第１不純物と異なる
第２不純物のド―プされた第２伝導形のウェル（Ｗｅｌ
ｌ）を有して、該半導体基板に素子形成領域および基板
コンタクト領域を限定するための素子分離領域と、該ウ
ェルに素子形成領域およびウェルコンタクト領域を限定
するための素子分離領域である厚いフィ―ルド酸化膜層
を該第１伝導形の半導体基板上および該半導体基板内の
該第２伝導形のウェル上に有し、該フィ―ルド酸化膜層
の下面に接する該第１伝導形の半導体基板内に該半導体
基板の第１不純物濃度より高く第１不純物のド―プされ
た第１伝導形の第１チャネルストップ層と、該フィ―ル
ド酸化膜層の下面に接する該第２伝導形のウェル内に該
ウェルの第２不純物濃度より高く第２不純物がド―プさ
れた第２伝導形の第１チャネルストップ層とを有する半
導体装置において、該半導体基板の第１伝導形部分の該
素子形成領域から側方向に一定距離離れ、該フィ―ルド
酸化膜層の下面と接する該半導体基板内に該第１伝導形
の第１チャネルストップ層の第１不純物濃度より高く第
１不純物のド―プされた第１伝導形の第２チャネルスト
ップ層と、該第２伝導形のウェルの該素子形成領域から
側方向に一定距離離れ、該ウェル上の該フィ―ルド酸化
膜層の下面と接する該ウェル内に該第２伝導形の第１チ
ャネルストップ層の第２不純物濃度より高く第２不純物
のド―プされた第２伝導形の第２チャネルストップ層を
さらに具備することにより、該半導体基板内のバルク抵
抗およびウェルのウェル抵抗を減少させるためのダブル
ド―プされたチャネルストップ層を具備することを特徴
とする半導体装置により達成される。
【００２９】また本発明は、第１不純物のド―プされた
半導体基板に素子形成領域および基板コンタクト領域を
限定するための素子分離領域である厚いフィ―ルド酸化
膜層を該半導体基板上に有し、該フィ―ルド酸化膜層の
下面に接する該半導体基板内に該半導体基板の第１不純
物濃度より高く第１不純物のド―プされた第１チャネル
ストップ層を有し、該素子形成領域から側方向に一定距
離離れ、該フィ―ルド酸化膜層の下面と接する該半導体
基板内に該第１チャネルストップ層の第１不純物濃度よ
り高く第１不純物のド―プされた第２チャネルストップ
層を具備し、該半導体基板内のバルク抵抗を減少させる
ためのダブルド―プされたチャネルストップ層を有する
半導体装置の製造方法において、該第１不純物のド―プ
された半導体基板上にパッド酸化膜その上にパッド窒化
膜を順次積層し、該パッド窒化膜をエッチングしてパッ
ド窒化膜パタ―ンを形成し、該パッド窒化膜パタ―ンを
マスクとして用い、該素子分離領域の半導体基板内の表
面拭きんに該第１チャネルストップ層形成のための第１
不純物イオンを注入する工程、次いで該イオン注入工程
後、該素子分離領域のパッド酸化膜を熱酸化により成長
させて該フィ―ルド酸化膜層を形成する工程と、前記フ
ィールド酸化膜層を形成した後、該パッド窒化膜パタ―
ンを除去し、該素子形成領域および隣接するフィールド
酸化膜層の一部をフォトレジストで覆い、該フォトレジ
ストをマスクとして用いて該フィールド酸化膜層の下の
該半導体基板内および前記基板コンタクト領域の半導体
基板内に該第２チャネルストップ層形成のための第１不
純物イオンを注入する工程、該イオン注入工程以後、該
第２チャネルストップ層を活性化させ、該素子形成領域
に通常のＭＯＳトランジスタ製造方法で素子を形成する
工程を具備してなることを特徴とする半導体装置である
。
【００３０】
【作用】本発明の半導体装置はシリコン基板抵抗とＰ＋
の第１チャネルストップ層の抵抗との並列抵抗に高濃度
の第２チャネルストップ層の抵抗が並列連結されるよう
になるのでバルク抵抗を減少させうるようになる。これ
によりＮＭＯＳ半導体装置のホットキャリア効果による
誤動作が防止でき、ＣＭＯＳ半導体装置のラッチアップ
耐性を強める。
【００３１】
【実施例】以下、添付した図面を参照して本発明の好適
な実施例を詳しく説明する。
【００３２】図３ないし図９を参照して本発明を説明す
る。
【００３３】実施例１ 図３の本発明による一実施例のＮＭＯＳ半導体装置は、
上述した図１の従来のＮＭＯＳ半導体装置で素子分離領
域のフィールド酸化膜層３の下面に接する半導体基板１
内にもう一つの高濃度のＰ＋＋の第２チャネルストップ
層８を有する。この第２チャネルストップ層８は素子形
成領域から所定距離、例えば、２〜４μｍ程度分離され
形成される。この所定距離は、ＮＭＯＳトランジスタに
逆バイアスが掛かるとき、デプレッション領域が第２チ
ャネルストップ層に達しない程度の距離をさす。即ち、
ＮＭＯＳトランジスタのブレイクダウン電圧を低下させ
ない程度の距離を維持すれば良い。その他の構造は図１
の従来の半導体装置と同一なので同一符号で処理する。
【００３４】高濃度の第２チャネルストップ層８の不純
物濃度は、Ｐ＋の第１チャネルストップ層２の不純物濃
度が１０１６〜１０１７／ｃｍ３の場合、約１０２倍以
上、好ましくは１０２倍〜１０４倍程度の高濃度（ピー
ク濃度１０１８〜１０２１／ｃｍ３）とする。
【００３５】従って、バルク抵抗ＲＢは、シリコン基板
抵抗とＰ＋の第１チャネルストップ層の抵抗との並列抵
抗に高濃度の第２チャネルストップ層の抵抗が並列連結
されることになるので著しく減少される。
【００３６】実施例２ 図４の本発明の他の実施例のＮＭＯＳ半導体装置は、図
３の実施例１の半導体装置と比べて高濃度のＰ＋＋の第
２チャネルストップ層８ａが基板コンタクト領域の基板
オーミックコンタクト拡散層６と直接連結されている構
造である点が異なる。その他の構造は図１および図３の
半導体装置と同一なので同一符号で処理する。
【００３７】実施例３ 図５から図８を参照して図４に示された実施例２の半導
体装置の製造工程を説明する。
【００３８】まず図５を参照すると、１０１５〜１０１
７／ｃｍ３のＰ型不純物、例えば、ホウ素イオン（Ｂ＋
）のドープされたシリコン基板１上に厚さ約２０〜５０
ｎｍ程度のパッド酸化膜２０を酸素雰囲気下で熱的に成
長させ、その上に通常のＣＶＤ方式で窒化膜Ｓｉ３Ｎ４
を厚さ１００〜１５０ｎｍ程度沈積させ、通常の写真蝕
刻方法によりＳｉ３Ｎ４をエッチングして素子分離領域
を限定するためのパッド窒化膜パターン２１を形成する
。次いで該パッド窒化膜パターン２１をマスクとして素
子分離領域の半導体基板内の表面付近に約３０〜３５Ｋ
ｅＶのエネルギーで１０１７〜１０１９／ｃｍ３のホウ
素イオン（Ｂ＋）をイオン注入する。
【００３９】図９を参照すると、該イオン注入工程以後
、該パッド酸化膜２０を約９００〜１０００℃の温度で
厚さ約３００〜５００ｎｍ程度の熱酸化膜を形成する。 すると、素子分離領域の半導体基板１上にフィールド酸
化膜層３が形成され、このフィールド酸化膜層３の下面
に接する半導体基板内は注入されたイオンが活性化され
て第１チャネルストップ層２が形成される。そしてパッ
ド窒化膜パターン２１を通常の湿式ストリップ方式、ま
たはＣＤＥによる選択エッチングにより除去する。いわ
ゆるロコス素子分離方法による工程である。
【００４０】本発明は次に、図７を参照すると、素子形
成領域を通常の写真蝕刻方法によるフォトレジスト２２
で覆い、約１４０ＫｅＶ以上の高いイオン注入エネルギ
ーで１０１４〜１０１６／ｃｍ２程度のホウ素イオン（
Ｂ＋）をイオン注入すれば、フィールド酸化膜層３の下
の半導体基板１内に１０１８〜１０２１／ｃｍ３のピー
ク濃度を有する高濃度の第２チャネルストップ層８ａを
形成するためのイオン注入層が形成される。この時、基
板コンタクト領域の半導体基板内に形成されるイオン注
入層は、素子分離領域のフィールド酸化膜３の下の半導
体基板１内に形成されるイオン注入層より深いところに
形成される。
【００４１】図８を参照すると、該イオン注入層を活性
化させて高濃度の第２チャネルストップ層８ａを形成し
た後、通常のＮＭＯＳ半導体製造工程を以て素子形成領
域にＮＭＯＳトランジスタを形成し、基板コンタクト領
域の半導体基板１内に基板オーミックコンタクト拡散層
６を形成して完成する。
【００４２】このＮＭＯＳ半導体製造工程でＮＭＯＳト
ランジスタのソースおよびドレインのブレイクダウン電
圧は半導体基板１の不純物濃度、チャネルストップ層２
の不純物濃度、ドレインおよびソース拡散層４ａ、４ｂ
の不純物濃度のプロファイルによって決定され、これら
の濃度は最適化されうるので、動作電圧内でＮ＋＋のド
レインおよびソース拡散層４ａ、４ｂの付近に形成され
るデプレッション領域まで高濃度の第２チャネルストッ
プ層８ａが達しない程度で、高濃度の第２チャネルスト
ップ層８ａと素子形成領域のドレインおよびソース拡散
層４ａ、４ｂとの間隔を十分に維持すれば良い。例えば
、１．０μｍデザインルールを有する半導体装置におい
て、第１チャネルストップ層２の不純物濃度が１０１６
〜１０１７／ｃｍ３程度のとき、１０Ｖ程度の逆バイア
スの条件でデプレッション領域幅はおよそ１．５μｍ以
下なので高濃度の第２チャネルストップ層８ａと素子形
成領域のドレインおよびソース拡散層４ａ、４ｂとの間
隔を２μｍ以上で維持すればＮＭＯＳトランジスタのブ
レイクダウン電圧および基本素子特性は高濃度の第２チ
ャネルストップ層８ａを形成させても全然影響を受けな
い。従って、半導体装置の広い領域を占めている素子分
離領域のほとんどを高濃度の第２チャネルストップ層８
ａに互いに連結させるとき、バルク抵抗ＲＢを図１の従
来の半導体装置と比べて約１／１０〜１／１００程度減
少させうる。
【００４３】実施例４ 前述の実施例ではＮＭＯＳ半導体装置について説明した
が、ＰＭＯＳ半導体装置においても同様の方法で第２チ
ャネルストップ層を形成させうる。
【００４４】即ち、ＰＭＯＳ半導体装置において３００
ｎｍ程度の厚さを有するフィールド酸化膜層の場合は約
３００ＫｅＶ以上の高エネルギーでリンイオン（Ｐ＋）
を注入すれば良く、実際の工程では通常用いられている
リンイオンのダブルチャージイオン注入法で加速電圧約
１５０ＫｅＶで注入しても良い。またこれより厚いフィ
ールド酸化膜の場合もしくは高エネルギーイオン注入を
行わない場合には、フィールド酸化膜層を形成する前に
、高濃度の第２チャネルストップ層を通常の写真蝕刻方
法のフォトレジストを用いて限定し、イオン注入を実施
した後、フィールド酸化膜層を形成すれば良い。
【００４５】実施例５ 図９は本発明によるダブルドープされたチャネルストッ
プ層を有するＣＭＯＳ半導体装置の概略的な断面構造図
である。
【００４６】本発明による図９のＣＭＯＳ半導体装置は
図２の従来の単一ドープされた第１および第２伝導形の
第１チャネルストップ層１２ａ、１２ｂを有するＣＭＯ
Ｓ半導体装置に比べて、高濃度の第１および第２伝導形
の第２チャネルストップ層３０ａ、３０ｂをさらに具備
した点が異なる。その他の構造は図２と同一なので同一
符号で処理する。
【００４７】Ｐ型半導体基板１０内にはＰ＋＋の第２チ
ャネルストップ層３０ａが形成されＮウェル１１内には
Ｎ＋＋の第２チャネルストップ層３０ｂが形成される。 従って、基板抵抗ＲＢおよびウェル抵抗ＲＷを同時に減
少させうるのでラッチアップ耐性を大幅に向上させ得る
。
【００４８】図９で高濃度の第２チャネルストップ層３
０ａ、３０ｂはそれぞれＰ＋＋、Ｎ＋＋層で、逆バイア
スされたダイオードをなしているので、これらの間隔が
狭ければ高濃度Ｐ＋＋層とＮ＋＋層が隣接するようにな
り、ウェルと基板との間のブレイクダウン電圧が低くな
る。従って高濃度の第２チャネルストップ層３０ａ、３
０ｂもやはり一定の間隔以上の距離を維持するのが良い
。
【００４９】
【発明の効果】以上のように本発明にかかるＣＭＯＳ半
導体装置は通常のＣＭＯＳ製造工程にＰ＋＋の第２チャ
ネルストップ層とＮ＋＋の第２チャネルストップ層の高
濃度イオン注入工程の追加で製造しうる。
【図面の簡単な説明】
【図１】従来の単一ドープされたチャネルストップ層を
有するＮＭＯＳ半導体装置の概略的な断面構造図。
【図２】従来の単一ドープされたチャネルストップ層を
有するＣＭＯＳ半導体装置の概略的な断面構造図。
【図３】本発明によるダブルドープされたチャネルスト
ップ層を有する実施例１のＮＭＯＳ半導体装置の概略的
な断面構造図。
【図４】本発明によるダブルドープされたチャネルスト
ップ層を有する実施例２のＮＭＯＳ半導体装置の概略的
な断面構造図。
【図５】本発明によるダブルドープされたチャネルスト
ップ層を有する実施例３のＮＭＯＳ半導体装置の製造工
程の順序を表す第１の概略的な断面構造図。
【図６】本発明によるダブルドープされたチャネルスト
ップ層を有する実施例３のＮＭＯＳ半導体装置の製造工
程の順序を表す第２の概略的な断面構造図。
【図７】本発明によるダブルドープされたチャネルスト
ップ層を有する実施例３のＮＭＯＳ半導体装置の製造工
程の順序を表す第３の概略的な断面構造図。
【図８】本発明によるダブルドープされたチャネルスト
ップ層を有する実施例３のＮＭＯＳ半導体装置の製造工
程の順序を表す第３の概略的な断面構造図。
【図９】本発明によるダブルドープされたチャネルスト
ップ層を有する実施例５のＣＭＯＳ半導体装置の概略的
な断面構造図。
【符号の説明】
１，１０・・・シリコン半導体基板、 ２・・・第１チャネルストップ層、 ３，１３・・・フィールド酸化膜層、 ４ａ，１４ａ，１５ａ・・・ドレイン拡散層、４ｂ，１
４ｂ，１５ｂ・・・ソース拡散層、４ｃ，１４ｃ，１５
ｃ・・・チャネル領域、５，１６，１７・・・ゲート電
極層、 ６，１８・・・基板オーミックコンタクト拡散層、７・
・・デプレッション領域、 ８，８ａ・・・第２チャネルストップ層、１１・・・ウ
ェル、 １２ａ・・・第１伝導形の第１チャネルストップ層、１
２ｂ・・・第２伝導形の第１チャネルストップ層、１９
・・・ウェルオーミックコンタクト拡散層、２０・・・
パッド酸化膜、 ２１・・・パッド窒化膜パターン、 ２２・・・フォトレジスト、 ３０ａ・・・第１伝導形の第２チャネルストップ層、３
０ｂ・・・第２伝導形の第２チャネルストップ層、Ａ・
・・素子形成領域、 Ｉ・・・素子分離領域、 Ｃ・・・基板コンタクト領域。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】第１不純物のド―プされた半導体基板に素
    子形成領域および基板コンタクト領域を限定するための
    素子分離領域である厚いフィ―ルド酸化膜層を該半導体
    基板上に有し、該フィ―ルド酸化膜層の下面に接する該
    半導体基板内に該半導体基板の第１不純物濃度より高く
    第１不純物のド―プされた第１チャネルストップ層を有
    する半導体装置において。前記半導体装置は、該素子形
    成領域から側方向に一定距離離れ、該フィ―ルド酸化膜
    層の下面と接する該半導体基板内に該第１チャネルスト
    ップ層の第１不純物濃度より高く第１不純物のド―プさ
    れた第２チャネルストップ層をさらに具備することによ
    り、該半導体基板内のバルク抵抗を減少させるためのダ
    ブルド―プされたチャネルストップ層を具備することを
    特徴とする半導体装置。
  2. 【請求項２】該第２チャネルストップ層と素子形成領域
    との間の前記一定距離は、該素子形成領域で形成される
    デプレッション領域が該第２チャネルストップ層まで至
    らないぐらいの距離であることを特徴とする請求項１に
    記載の半導体装置。
  3. 【請求項３】該第２チャネルストップ層と素子形成領域
    との間の前記一定距離が、約２μｍ〜４μｍ程度である
    ことを特徴とする請求項２に記載の半導体装置。
  4. 【請求項４】該第２チャネルストップ層の不純物濃度は
    、該第１チャネルストップ層の不純物濃度の１０２〜１
    ０４倍程度であることを特徴とする請求項１に記載の半
    導体装置。
  5. 【請求項５】該半導体基板が１０１５〜１０１７／ｃｍ
    ３程度の不純物濃度を有するＰ型シリコン基板であり、
    該第１チャネルストップ層は該シリコン基板より３倍以
    上の不純物濃度を有し、該第２チャネルストップ層は該
    第１チャネルストップ層より１０倍以上の不純物濃度を
    有することを特徴とする請求項１に記載の半導体装置。
  6. 【請求項６】該半導体基板が１０１５〜１０１７／ｃｍ
    ３程度の不純物濃度を有するＮ型シリコン基板であり、
    該第１チャネルストップ層は該シリコン基板より３倍以
    上の不純物濃度を有し、該第２チャネルストップ層は該
    第１チャネルストップ層より１０倍以上の不純物濃度を
    有することを特徴とする請求項１に記載の半導体装置。
  7. 【請求項７】該第２チャネルストップ層は、半導体基板
    内において基板コンタクト領域まで連続的に形成される
    ことを特徴とする請求項１に記載の半導体装置。
  8. 【請求項８】第１不純物のド―プされた第１伝導形の半
    導体基板内に該第１不純物と異なる第２不純物のド―プ
    された第２伝導形のウェル（Ｗｅｌｌ）を有し、該半導
    体基板に素子形成領域および基板コンタクト領域を限定
    するための素子分離領域と、該ウェルに素子形成領域お
    よびウェルコンタクト領域を限定するための素子分離領
    域である厚いフィ―ルド酸化膜層を該第１伝導形の半導
    体基板上および該半導体基板内の該第２伝導形のウェル
    上に有し、該フィ―ルド酸化膜層の下面に接する該第１
    伝導形の半導体基板内に該半導体基板の第１不純物濃度
    より高く第１不純物のド―プされた第１伝導形の第１チ
    ャネルストップ層と、該フィ―ルド酸化膜層の下面に接
    する該第２伝導形のウェル内に該ウェルの第２不純物濃
    度より高く第２不純物がド―プされた第２伝導形の第１
    チャネルストップ層とを有する半導体装置において、該
    半導体基板の第１伝導形部分の該素子形成領域から側方
    向に一定距離離れ、該フィ―ルド酸化膜層の下面と接す
    る該半導体基板内に該第１伝導形の第１チャネルストッ
    プ層の第１不純物濃度より高く第１不純物のド―プされ
    た第１伝導形の第２チャネルストップ層と、該第２伝導
    形のウェルの該素子形成領域から側方向に一定距離離れ
    、該ウェル上の該フィ―ルド酸化膜層の下面と接する該
    ウェル内に該第２伝導形の第１チャネルストップ層の第
    ２不純物濃度より高く第２不純物のド―プされた第２伝
    導形の第２チャネルストップ層をさらに具備することに
    より、該半導体基板内のバルク抵抗およびウェルのウェ
    ル抵抗を減少させるためのダブルド―プされたチャネル
    ストップ層を具備することを特徴とする半導体装置。
  9. 【請求項９】該半導体基板が１０１４〜１０１６／ｃｍ
    ３程度の不純物濃度を有するＰ型シリコン基板であり、
    該ウェルは１０１６〜１０１７／ｃｍ３程度の不純物濃
    度を有するＮ型ウェルであることを特徴とする請求項８
    に記載の半導体装置。
  10. 【請求項１０】第１不純物のド―プされた半導体基板に
    素子形成領域および基板コンタクト領域を限定するため
    の素子分離領域である厚いフィ―ルド酸化膜層を該半導
    体基板上に有し、該フィ―ルド酸化膜層の下面に接する
    該半導体基板内に該半導体基板の第１不純物濃度より高
    く第１不純物のド―プされた第１チャネルストップ層を
    有し、該素子形成領域から側方向に一定距離離れ、該フ
    ィ―ルド酸化膜層の下面と接する該半導体基板内に該第
    １チャネルストップ層の第１不純物濃度より高く第１不
    純物のド―プされた第２チャネルストップ層を具備し、
    該半導体基板内のバルク抵抗を減少させるためのダブル
    ド―プされたチャネルストップ層を有する半導体装置の
    製造方法において、該第１不純物のド―プされた半導体
    基板上にパッド酸化膜その上にパッド窒化膜を順次積層
    し、該パッド窒化膜をエッチングしてパッド窒化膜パタ
    ―ンを形成し、該パッド窒化膜パタ―ンをマスクとして
    用い、該素子分離領域の半導体基板内の表面付近に該第
    １チャネルストップ層形成のための第１不純物イオンを
    注入する工程と、該イオン注入工程後、該素子分離領域
    のパッド酸化膜を熱酸化により成長させて該フィ―ルド
    酸化膜層を形成する工程と、前記フィールド酸化膜層を
    形成した後該パッド窒化膜パタ―ンを除去し、該素子形
    成領域および隣接するフィールド酸化膜層の一部をフォ
    トレジストで覆い、該フォトレジストをマスクとして用
    いて該フィールド酸化膜層の下の該半導体基板内および
    前記基板コンタクト領域の半導体基板内に該第２チャネ
    ルストップ層形成のための第１不純物イオンを注入する
    工程と、該イオン注入工程以後、該第２チャネルストッ
    プ層を活性化させ、該素子形成領域に通常のＭＯＳトラ
    ンジスタ製造方法で素子を形成する工程を具備してなる
    ことを特徴とする半導体装置の製造方法。
  11. 【請求項１１】該第１チャネルストップ層を形成するた
    めのイオン注入工程は約３０〜３５ｋｅＶのエネルギー
    でホウ素イオン（Ｂ＋）をイオン注入して約１０１６〜
    １０１７／ｃｍ３程度の不純物濃度を維持させることを
    特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 【請求項１２】該第２チャネルストップ層を形成するた
    めのイオン注入工程は約１４０ｋｅＶ以上のエネルギー
    でホウ素イオン（Ｂ＋）をイオン注入して約１０１８〜
    １０２１／ｃｍ３程度のピーク不純物濃度を維持させる
    ことを特徴とする請求項１１に記載の半導体装置の製造
    方法。
  13. 【請求項１３】該フォトレジストで覆われる該素子形成
    領域に隣接するフィールド酸化膜層の幅は約２〜４μｍ
    程度であることを特徴とする請求項１２に記載の半導体
    装置の製造方法。
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