JPS60105265A - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- JPS60105265A JPS60105265A JP58211884A JP21188483A JPS60105265A JP S60105265 A JPS60105265 A JP S60105265A JP 58211884 A JP58211884 A JP 58211884A JP 21188483 A JP21188483 A JP 21188483A JP S60105265 A JPS60105265 A JP S60105265A
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- well
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、相補型半導体装置の製造方法に関する。
［発明の技術的背景とその問題点］
相補型半導体装置としては、従来第１図に示す如くｐチ
ャネルＭＯＳトランジスタ１とｎチャネルＭＯ８ｔ−ラ
ンジスタ２とを接続したＣ−ＭＯＳインバータが知られ
ている。このＣ−ＭＯＳインバータは、出力がＨ（ｈ＋
ｇｈ）レベル、Ｌ（ｌｏｗ）レベルのいずれの場合にあ
っても定常電流が流れない構造のため、消費電力の問題
に悩まされることなく高集積化をはかることができ、今
後の大規第２図はＣ−ＭＯＳインバータの概略構造を示
す断面図であり、図中３はｎ型Ｓ１基板、４はｐ型不純
物領域（以後ｐウェルと略記する）である。
ャネルＭＯＳトランジスタ１とｎチャネルＭＯ８ｔ−ラ
ンジスタ２とを接続したＣ−ＭＯＳインバータが知られ
ている。このＣ−ＭＯＳインバータは、出力がＨ（ｈ＋
ｇｈ）レベル、Ｌ（ｌｏｗ）レベルのいずれの場合にあ
っても定常電流が流れない構造のため、消費電力の問題
に悩まされることなく高集積化をはかることができ、今
後の大規第２図はＣ−ＭＯＳインバータの概略構造を示
す断面図であり、図中３はｎ型Ｓ１基板、４はｐ型不純
物領域（以後ｐウェルと略記する）である。
基板３の表面層である０型不純物領域にはソース・ドレ
イン領域５，６及びゲート電極７からなるｎチャネルＭ
ＯＳトランジスタ１が形成され、ｐウェル４にはソース
・ドレイン領域８，９及びゲート電極からなるｎチャネ
ルＭＯＳトランジスタ２が形成されている。また、上記
各領域の間にはｐウェル４の深さに比して厚みの小さい
素子分離用酸化膜１１が、例えばＬＯＣＯ８法で形成さ
れている。このような構造であれば、入力がＨのときは
トランジスタ１がＯＦＦ、トランジスタ２がＯＮで出力
はＬとなり、また入力がＬのときはトランジスタ１がＯ
Ｎ１トランジスタ２がＯ，ＦＦで出力はＨとなる。つま
り、出力がＨ，Ｌのいずれの場合にあってもトランジス
タ１，２の一方がＯＦＦとなり、定常電流は流れないこ
とになる。
イン領域５，６及びゲート電極７からなるｎチャネルＭ
ＯＳトランジスタ１が形成され、ｐウェル４にはソース
・ドレイン領域８，９及びゲート電極からなるｎチャネ
ルＭＯＳトランジスタ２が形成されている。また、上記
各領域の間にはｐウェル４の深さに比して厚みの小さい
素子分離用酸化膜１１が、例えばＬＯＣＯ８法で形成さ
れている。このような構造であれば、入力がＨのときは
トランジスタ１がＯＦＦ、トランジスタ２がＯＮで出力
はＬとなり、また入力がＬのときはトランジスタ１がＯ
Ｎ１トランジスタ２がＯ，ＦＦで出力はＨとなる。つま
り、出力がＨ，Ｌのいずれの場合にあってもトランジス
タ１，２の一方がＯＦＦとなり、定常電流は流れないこ
とになる。
しかしながら、この種の装置にあってはラッチアップと
称される特有の現象が発生し、このラッチアップが高集
積化を妨げる大きな要因となっている。ラッチアップと
は、ｎチャネルＭＯＳトランジスタ１のソース５（ｐ＋
領領域、ｎ型Ｓｉ基板３、ｐウェル及びｎチャネルトラ
ンジスタ２のソース８で形成されるｐｎｐｎ構造の寄生
サイリスタが、基板電流等のトリガでＯＮ状態となる現
象である。その結果、素子内に大電流が流れ、素子の破
壊にまで至ることもある。上記ｐｎｐｎ構造は、次の２
つの寄生バイポーラトランジスタとして考えることがで
きる。すなわち、トランジスタ１のソース５をエミッタ
、基板３をベース及びｐウェル４をコレクタとするＰＮ
Ｐ型バイポーラトランジスタＡと、トランジスタ２のソ
ース８をエミッタ、ｐウェルをベース及び基板３をコレ
クタとするＮＰＮ型バイポーラトランジスタＢとに分解
できる。
称される特有の現象が発生し、このラッチアップが高集
積化を妨げる大きな要因となっている。ラッチアップと
は、ｎチャネルＭＯＳトランジスタ１のソース５（ｐ＋
領領域、ｎ型Ｓｉ基板３、ｐウェル及びｎチャネルトラ
ンジスタ２のソース８で形成されるｐｎｐｎ構造の寄生
サイリスタが、基板電流等のトリガでＯＮ状態となる現
象である。その結果、素子内に大電流が流れ、素子の破
壊にまで至ることもある。上記ｐｎｐｎ構造は、次の２
つの寄生バイポーラトランジスタとして考えることがで
きる。すなわち、トランジスタ１のソース５をエミッタ
、基板３をベース及びｐウェル４をコレクタとするＰＮ
Ｐ型バイポーラトランジスタＡと、トランジスタ２のソ
ース８をエミッタ、ｐウェルをベース及び基板３をコレ
クタとするＮＰＮ型バイポーラトランジスタＢとに分解
できる。
トランジスタＡ、Ｂの各電流増幅率をそれぞれβＰＮＰ
、βＮＰＮとすると、ラッチアップはβＰＮＰＸβＮＰ
Ｎ＞１の条件下で起こることが知られている。Ｃ−ＭＯ
Ｓインバータで構成される集積回路の集積度を高める目
的で微細化を施すと、寄生バイポーラトランジスタのベ
ース幅が狭くなりβが大きくなり、その結果ラッチアッ
プが起こり易くなる。このため、高集積化をはかること
が困難であった。
、βＮＰＮとすると、ラッチアップはβＰＮＰＸβＮＰ
Ｎ＞１の条件下で起こることが知られている。Ｃ−ＭＯ
Ｓインバータで構成される集積回路の集積度を高める目
的で微細化を施すと、寄生バイポーラトランジスタのベ
ース幅が狭くなりβが大きくなり、その結果ラッチアッ
プが起こり易くなる。このため、高集積化をはかること
が困難であった。
ラッチアップを防止する１つの手法として、第３図に示
す如くｐウェル４の下部にｐ型の高濃度不純物領域（ｐ
＋領領域１２を設けた構造が提案されティる。（Ｉ ｎ
ｔｅｒｎａｔｉＯｎａｌ Ｅ １ｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅ ＭｃｅｔｉｎＬ １９７８年、２３０頁）。こ
の構造では、ｐ＋領域１２の存在によって前記ＮＰＮト
ランジスタＢのベース領域のグンメル（Ｇｕｍｍｅｌ
）数が増大し、βＮＰＮが減少する。その結果、ラッチ
アップの発生をある程度抑えることはできる。しかしな
がら、ラッチアップの発生を完全に防止することはでき
ない。すなわち、ＮＰＮトランジスタＢのコレクタ電流
の経路には、第３図中矢印に示す如くｐ＋領域１２を経
由する経路１３と、ｐ＋領領域経由しない経路１４との
２種類がある。経路１３では、コレクタであるｎ型３ｉ
基板３に流入しようとする電子は、その相当数がｐ＋領
域１２で再結合を起こしベース電流となり、βＮＰＮを
低下させる。また、経路１４では、電子は再結合するこ
となくｎ型３ｉ基板３に流入することになるので、βＮ
ＰＮの低下に何等寄与しない。したがって、ラッチアッ
プを十分に抑えることは困難であった。
す如くｐウェル４の下部にｐ型の高濃度不純物領域（ｐ
＋領領域１２を設けた構造が提案されティる。（Ｉ ｎ
ｔｅｒｎａｔｉＯｎａｌ Ｅ １ｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅ ＭｃｅｔｉｎＬ １９７８年、２３０頁）。こ
の構造では、ｐ＋領域１２の存在によって前記ＮＰＮト
ランジスタＢのベース領域のグンメル（Ｇｕｍｍｅｌ
）数が増大し、βＮＰＮが減少する。その結果、ラッチ
アップの発生をある程度抑えることはできる。しかしな
がら、ラッチアップの発生を完全に防止することはでき
ない。すなわち、ＮＰＮトランジスタＢのコレクタ電流
の経路には、第３図中矢印に示す如くｐ＋領域１２を経
由する経路１３と、ｐ＋領領域経由しない経路１４との
２種類がある。経路１３では、コレクタであるｎ型３ｉ
基板３に流入しようとする電子は、その相当数がｐ＋領
域１２で再結合を起こしベース電流となり、βＮＰＮを
低下させる。また、経路１４では、電子は再結合するこ
となくｎ型３ｉ基板３に流入することになるので、βＮ
ＰＮの低下に何等寄与しない。したがって、ラッチアッ
プを十分に抑えることは困難であった。
そこで本発明者等は、ラッチアップを完全に防止するも
のとして、第４図に示す如くつＪル４の側壁を絶縁膜１
５で囲い、その絶縁膜１５の底部が高濃度不純物領域１
２に接触した構造のＣ−ＭＯＳインバータを提案した（
特願昭５８−５３５３１号）。しかしながら、この種の
構造を従来の製造技術で実現することは極めて困難であ
った。
のとして、第４図に示す如くつＪル４の側壁を絶縁膜１
５で囲い、その絶縁膜１５の底部が高濃度不純物領域１
２に接触した構造のＣ−ＭＯＳインバータを提案した（
特願昭５８−５３５３１号）。しかしながら、この種の
構造を従来の製造技術で実現することは極めて困難であ
った。
以下、この問題をｐウェルを例にとり説明する。
第４図に示す構造を実現するには、まずｎ型半導体基板
３に拡散技術を用いて高濃度のボロン領域（ｐ＋領領域
以後埋め込み層と呼ぶ）１２を形成する。次いで、１０
００［℃］程度の高温でエピタキシャル成長技術を用い
てｎ型の半導体層を成長させる。その後、埋め込み層上
１２のｎ型半導体層にボロンを導入しｐウェル４を形成
する。続いて、ウェル４内にｎチャネルＭＯ８Ｉ−ラン
ジスタを、一方ウエル４外にはｐチャネルＭＯＳトラン
ジスタを形成し相補型半導体装置を完成させる。
３に拡散技術を用いて高濃度のボロン領域（ｐ＋領領域
以後埋め込み層と呼ぶ）１２を形成する。次いで、１０
００［℃］程度の高温でエピタキシャル成長技術を用い
てｎ型の半導体層を成長させる。その後、埋め込み層上
１２のｎ型半導体層にボロンを導入しｐウェル４を形成
する。続いて、ウェル４内にｎチャネルＭＯ８Ｉ−ラン
ジスタを、一方ウエル４外にはｐチャネルＭＯＳトラン
ジスタを形成し相補型半導体装置を完成させる。
ところが、上記のエピタキシャル成長の工程にオートド
ーピングという現象が発生し、埋め込み層１２の高濃度
のボロンがエピタキシャル成長層に自動的にドーピング
されエピタキシャル成長層の下層部が高濃度のｐ型頭域
となる。この高濃度層は後述のＭＯＳトランジスタの形
成に悪影響を及ぼすため、エピタキシャル成長層の厚み
を数［μｍ］以上としてオー１へドーピングの及ばない
領域をエピタキシャル成長層の上層に形成し、この上層
にＭＯＳ ｔ−ランジスタを形成する必要があった。
ーピングという現象が発生し、埋め込み層１２の高濃度
のボロンがエピタキシャル成長層に自動的にドーピング
されエピタキシャル成長層の下層部が高濃度のｐ型頭域
となる。この高濃度層は後述のＭＯＳトランジスタの形
成に悪影響を及ぼすため、エピタキシャル成長層の厚み
を数［μｍ］以上としてオー１へドーピングの及ばない
領域をエピタキシャル成長層の上層に形成し、この上層
にＭＯＳ ｔ−ランジスタを形成する必要があった。
ラッチアップを完全に防止するためにはこのように厚い
エピタキシャル層を縦断して絶縁膜１５を形成すること
が既述のように要求されるが、このような厚い埋め込み
絶縁膜１５の形成は極めて困難であり、従来の製造方法
では事実上ラッチアップを完全に阻止する既述の構造を
実現することが不可能に近かった。
エピタキシャル層を縦断して絶縁膜１５を形成すること
が既述のように要求されるが、このような厚い埋め込み
絶縁膜１５の形成は極めて困難であり、従来の製造方法
では事実上ラッチアップを完全に阻止する既述の構造を
実現することが不可能に近かった。
［発明の目的］
本発明の目的は、ラッチアップを完全に阻止できる構造
をもった相補型半導体装置の製造方法を提供することに
ある。
をもった相補型半導体装置の製造方法を提供することに
ある。
［発明の概要］
本発明の骨子は、埋め込み層の形成にイオン注入法を利
用し、エピタキシャル成長時に高濃度の埋め込み層が表
面に露出しないようにすることにある。
用し、エピタキシャル成長時に高濃度の埋め込み層が表
面に露出しないようにすることにある。
埋め込み層はできるだけ高濃度にすることが望まれ、１
０” 〜１０２０［ｃｍ−３］の濃度にすることが必要
である。これに加え、埋め込み層表面の不純物濃度はで
きるだけ低くする必要がある。これら両者の要望を満た
すべく本発明者等が鋭意研究を重ねた結果、埋め込み層
の形成にイオン注入法を用いればよいことが判った。さ
らに、イオン注入のピーク位置が表面から０．４［μｍ
］よりも深くなるようにすれば、表面濃度を内部濃度よ
り１〜２桁以上低くできるのが判明した。
０” 〜１０２０［ｃｍ−３］の濃度にすることが必要
である。これに加え、埋め込み層表面の不純物濃度はで
きるだけ低くする必要がある。これら両者の要望を満た
すべく本発明者等が鋭意研究を重ねた結果、埋め込み層
の形成にイオン注入法を用いればよいことが判った。さ
らに、イオン注入のピーク位置が表面から０．４［μｍ
］よりも深くなるようにすれば、表面濃度を内部濃度よ
り１〜２桁以上低くできるのが判明した。
本発明はこのような点に着目し、相補型半導体装置の製
造方法において、第１導電型の半導体基板表面に第２導
電型の不純物を選択的にイオン注入し、かつ表面の不純
物ｉ度が内部の不純物濃度よりも十分低くなるようイオ
ン注入して埋め込み層を形成したのち、上記基板上に第
１導電型の半導体層を成長形成し、次いで上記埋め込み
層上の半導体層に第２導電型の不純物をドーピングして
ウェルを形成し、しかるのち上記ウェル内に第１導電型
のキャリアが電流として流れるＭＩＳトランジスタを形
成し、かつウェル外の半導体層内に第２導電型のキャリ
アが電流として流れるＭＩＳ［−ランジスタを形成する
ようにした方法である。
造方法において、第１導電型の半導体基板表面に第２導
電型の不純物を選択的にイオン注入し、かつ表面の不純
物ｉ度が内部の不純物濃度よりも十分低くなるようイオ
ン注入して埋め込み層を形成したのち、上記基板上に第
１導電型の半導体層を成長形成し、次いで上記埋め込み
層上の半導体層に第２導電型の不純物をドーピングして
ウェルを形成し、しかるのち上記ウェル内に第１導電型
のキャリアが電流として流れるＭＩＳトランジスタを形
成し、かつウェル外の半導体層内に第２導電型のキャリ
アが電流として流れるＭＩＳ［−ランジスタを形成する
ようにした方法である。
［発明の効果］
本発明によれば、埋め込み層の内部に比べ表面の不純物
濃度を十分低くできるので、埋め込み層上に形成するエ
ピタキシャル成長層の厚みを十分薄くすることができる
。このため、ラッチアップを完全に阻止できる構造をも
った相補型半導体装置を容易に実現することができる。
濃度を十分低くできるので、埋め込み層上に形成するエ
ピタキシャル成長層の厚みを十分薄くすることができる
。このため、ラッチアップを完全に阻止できる構造をも
った相補型半導体装置を容易に実現することができる。
［発明の実施例］
第５図は本発明の一実施例に係わるＣ−ＭＯＳインバー
タ製造工程を示す断面図である。まず、第５図（ａ ）
に示す如く比抵抗１［０ｃｍ ］のｎ型（１００）シリ
コン基板５１上に酸化膜のパターン５２を形成する。次
いで、第５図（ｂ）に示す如くイオン注入技術を用い、
加速電圧２００［ｋｅ■コ、ドーズ量１×１０１５ ［
ｃｍ′２］の条件でボロン（Ｂ ”）を基板５１中に選
択的にイオン注入する。これにより、基板５１表面には
、イオン注入のピーク位置が表面より例えば５［μｍ］
程度の深さに位置する高濃度不純物層（埋め込み層）５
３が形成されることになる。次いで、酸化膜のパータン
５２を除去したのち、気相成長法によるエピタキシャル
成長技術を用い、第５図（Ｃ）に示す如＜１０００［’
Ｃ］でｎ型のシリコン単結晶層５４を厚み１［μＩＩｌ
］だけ成長形成する。次いで、第５図（ｄ ）に示す如
くフォトレジストのパターン５５を形成したのち、全面
に低濃度のボロン（Ｂ＋）をイオン注入する。その後、
熱処理を施しｐ領域５６からボロンを拡散させ、第５図
（ｅ ）に示す如くｐウェル５７を形成する。次いで、
ドライエツチング技術を用い、Ｍ５図（［）に示す如く
シリコン単結晶層５４に前記基板５１に達する溝５８を
選択形成する。続いて、第５図（（］ ）に示す如く上
記溝５８内に酸化膜５９を周知の方法により埋め込む。
タ製造工程を示す断面図である。まず、第５図（ａ ）
に示す如く比抵抗１［０ｃｍ ］のｎ型（１００）シリ
コン基板５１上に酸化膜のパターン５２を形成する。次
いで、第５図（ｂ）に示す如くイオン注入技術を用い、
加速電圧２００［ｋｅ■コ、ドーズ量１×１０１５ ［
ｃｍ′２］の条件でボロン（Ｂ ”）を基板５１中に選
択的にイオン注入する。これにより、基板５１表面には
、イオン注入のピーク位置が表面より例えば５［μｍ］
程度の深さに位置する高濃度不純物層（埋め込み層）５
３が形成されることになる。次いで、酸化膜のパータン
５２を除去したのち、気相成長法によるエピタキシャル
成長技術を用い、第５図（Ｃ）に示す如＜１０００［’
Ｃ］でｎ型のシリコン単結晶層５４を厚み１［μＩＩｌ
］だけ成長形成する。次いで、第５図（ｄ ）に示す如
くフォトレジストのパターン５５を形成したのち、全面
に低濃度のボロン（Ｂ＋）をイオン注入する。その後、
熱処理を施しｐ領域５６からボロンを拡散させ、第５図
（ｅ ）に示す如くｐウェル５７を形成する。次いで、
ドライエツチング技術を用い、Ｍ５図（［）に示す如く
シリコン単結晶層５４に前記基板５１に達する溝５８を
選択形成する。続いて、第５図（（］ ）に示す如く上
記溝５８内に酸化膜５９を周知の方法により埋め込む。
これ以降′は、従来と同様に第５図（ｉ））に示す如く
ｐウェル５７内にｎチャネルＭｏＳトランジスタ２を、
ｎウェル５４内にｐチャネルトランジスタ１を作成する
。すなわち、周知の技術を用い、ソース・ドレイン領域
６１．６２．６４．６５及びゲート電極６３．６６等を
形成することによってＣ−ＭＯＳインバータが完成する
ことになる。
ｐウェル５７内にｎチャネルＭｏＳトランジスタ２を、
ｎウェル５４内にｐチャネルトランジスタ１を作成する
。すなわち、周知の技術を用い、ソース・ドレイン領域
６１．６２．６４．６５及びゲート電極６３．６６等を
形成することによってＣ−ＭＯＳインバータが完成する
ことになる。
かくして製造されたＣ−ＭＯＳインバータにおいては、
０チャネルＭＯＳトランジスタ２のソース６４からｐウ
ェル５７に注入され、基板５１に流入しようとするマイ
ノリティキャリアは、必ずｐ＋領域５３を経由しなけれ
ばならず、大半のマイノリティキャリアはこのｐ＋領域
５３で再結合する。このため、上記ソース６４、ｐウェ
ル５７及び基板５１等からなるＮＰＮバイポーラトラン
ジスタ（寄生トランジスタ）のβＮＰＮが大幅に減少す
ることになる。その結果、ラッチアップの発生を確実に
防止することができる。特に、ｐ＋領域５３の不純物濃
度が１Ｘ１０” Ｅｃｍ” ］を越えると上記再結合が
顕著に起こり、ラッチアップの防止に効果的であった。
０チャネルＭＯＳトランジスタ２のソース６４からｐウ
ェル５７に注入され、基板５１に流入しようとするマイ
ノリティキャリアは、必ずｐ＋領域５３を経由しなけれ
ばならず、大半のマイノリティキャリアはこのｐ＋領域
５３で再結合する。このため、上記ソース６４、ｐウェ
ル５７及び基板５１等からなるＮＰＮバイポーラトラン
ジスタ（寄生トランジスタ）のβＮＰＮが大幅に減少す
ることになる。その結果、ラッチアップの発生を確実に
防止することができる。特に、ｐ＋領域５３の不純物濃
度が１Ｘ１０” Ｅｃｍ” ］を越えると上記再結合が
顕著に起こり、ラッチアップの防止に効果的であった。
また、本実施例方法では埋め込み絶縁膜５９の厚みが１
［μｍ］と十分小さくて済むことになり、したがって絶
縁膜５９の形成を容易に行い得る等の利点がある。
［μｍ］と十分小さくて済むことになり、したがって絶
縁膜５９の形成を容易に行い得る等の利点がある。
なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前記埋め込み層形成のためのイオン注入
の条件は、表面の不純物濃度が内部のそれよりも十分低
くなる範囲で、適宜定めればよい。好ましくは、イオン
注入のピークが表面から０．４［μｍ］よりも深くなる
ように上記条件を定めればよい。また、半導体基板の導
電型はｎ型に限るものではなく、ｎ型であってもよいの
は勿論のことである。さらに、半導体基板として、８１
０２等の絶縁膜上に半導体膜を形成したものを用いるこ
とも可能である。また、高濃度不純物領域の不純物濃度
は、仕様に応じて適宜定めればよい。また、前記ＭＯＳ
トランジスタはゲート酸化膜の代りにゲート絶縁膜を用
いるＭＩＳトランジスタであってもよいのは勿論のこと
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
ない。例えば、前記埋め込み層形成のためのイオン注入
の条件は、表面の不純物濃度が内部のそれよりも十分低
くなる範囲で、適宜定めればよい。好ましくは、イオン
注入のピークが表面から０．４［μｍ］よりも深くなる
ように上記条件を定めればよい。また、半導体基板の導
電型はｎ型に限るものではなく、ｎ型であってもよいの
は勿論のことである。さらに、半導体基板として、８１
０２等の絶縁膜上に半導体膜を形成したものを用いるこ
とも可能である。また、高濃度不純物領域の不純物濃度
は、仕様に応じて適宜定めればよい。また、前記ＭＯＳ
トランジスタはゲート酸化膜の代りにゲート絶縁膜を用
いるＭＩＳトランジスタであってもよいのは勿論のこと
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
第１図及び第２図はそれぞれ従来のＣ−ＭＯＳインバー
タを説明するためのもので第１図は等価回路図、第２図
は構造断面図、第３図はラッチアップの改善をはかった
従来装置の概略構造を示す実施例に係わるＣ−ＭＯＳイ
ンバータ製造工程を示す断面図である。 １・・・ｎチャネルＭＯＳトランジスタ、２・・・ｎチ
ャネルＭＯＳトランジスタ、５１・・・ｎ型Ｓ１基板（
第１導電型半導体基板）、５３・・・ｐ＋層（高濃度不
純物理め込み層）、５４・・・ｎ型シリコン単結晶層（
第１導電型半導体層）、５７・・・ｐウェル（第２導電
型領域）、５９・・・酸化膜（素子分離用絶縁膜＞、６
１．６２・・・ｐ＋領領域ソース・ドレイン領域）、６
３．６６・・・ゲート電極、６４，６５・・・ｎ＋領領
域ソース・トレイン領域）。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第５図 ５２ 第５図
タを説明するためのもので第１図は等価回路図、第２図
は構造断面図、第３図はラッチアップの改善をはかった
従来装置の概略構造を示す実施例に係わるＣ−ＭＯＳイ
ンバータ製造工程を示す断面図である。 １・・・ｎチャネルＭＯＳトランジスタ、２・・・ｎチ
ャネルＭＯＳトランジスタ、５１・・・ｎ型Ｓ１基板（
第１導電型半導体基板）、５３・・・ｐ＋層（高濃度不
純物理め込み層）、５４・・・ｎ型シリコン単結晶層（
第１導電型半導体層）、５７・・・ｐウェル（第２導電
型領域）、５９・・・酸化膜（素子分離用絶縁膜＞、６
１．６２・・・ｐ＋領領域ソース・ドレイン領域）、６
３．６６・・・ゲート電極、６４，６５・・・ｎ＋領領
域ソース・トレイン領域）。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第５図 ５２ 第５図
Claims (1)
- （１）第１導電型の半導体基板表面に第２導電型の不純
物を選択的にイオン注入し、かつ表面の不純物濃度が内
部の不純物濃度よりも十分低くなるようイオン注入して
埋め込み層を形成する工程と、次いで前記基板上に第１
導電型の半導体層を成長形成する工程と、次いで前記埋
め込み層上の半導体層に第２１電型の不純物をドーピン
グしてウェルを形成する工程と、次いで上記ウェル内に
第１導電型のキャリアが電流として流れるＭ Ｉ Ｓ
ｌ−ランジスタを形成し、かつウェル外の半導体層内に
第２導電型のキャリヤが電流として流れるＭＩＳトラン
ジスタを形成する工程とを含むことを特徴とする相補型
半導体装置の製造方法。 （２９前記埋め込み層を形成する工程として、前記基板
表面にピーク位置が表面から０．４［μｍ］よりも深く
なるよう第２導電型の不純物をイオン注入することを特
徴とする特許請求の範囲第１項記載の相補型半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211884A JPS60105265A (ja) | 1983-11-11 | 1983-11-11 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211884A JPS60105265A (ja) | 1983-11-11 | 1983-11-11 | 相補型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60105265A true JPS60105265A (ja) | 1985-06-10 |
Family
ID=16613219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211884A Pending JPS60105265A (ja) | 1983-11-11 | 1983-11-11 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105265A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5908310A (en) * | 1995-12-27 | 1999-06-01 | International Business Machines Corporation | Method to form a buried implanted plate for DRAM trench storage capacitors |
| WO2001095389A3 (en) * | 2000-06-06 | 2002-04-18 | Infineon Technologies Corp | Shielding of analog circuits on semiconductor substrates |
| WO2001099186A3 (en) * | 2000-06-20 | 2002-10-10 | Infineon Technologies Corp | Shielding of analog circuits on semiconductor substrates |
-
1983
- 1983-11-11 JP JP58211884A patent/JPS60105265A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5908310A (en) * | 1995-12-27 | 1999-06-01 | International Business Machines Corporation | Method to form a buried implanted plate for DRAM trench storage capacitors |
| WO2001095389A3 (en) * | 2000-06-06 | 2002-04-18 | Infineon Technologies Corp | Shielding of analog circuits on semiconductor substrates |
| WO2001099186A3 (en) * | 2000-06-20 | 2002-10-10 | Infineon Technologies Corp | Shielding of analog circuits on semiconductor substrates |
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