JPH0423416B2 - - Google Patents
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- JPH0423416B2 JPH0423416B2 JP56088394A JP8839481A JPH0423416B2 JP H0423416 B2 JPH0423416 B2 JP H0423416B2 JP 56088394 A JP56088394 A JP 56088394A JP 8839481 A JP8839481 A JP 8839481A JP H0423416 B2 JPH0423416 B2 JP H0423416B2
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- Japan
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- etching
- semiconductor substrate
- thin film
- etched
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
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- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特に反応性ガ
スや不活性ガスのイオンやプラズマを照射して半
導体基板表面をエツチングするいわゆるドライエ
ツチング方法に関する。
スや不活性ガスのイオンやプラズマを照射して半
導体基板表面をエツチングするいわゆるドライエ
ツチング方法に関する。
半導体装置の製造において半導体基板表面に
Al膜，SiO2膜等の薄膜パターンを形成するため
に、ホトレジストをマスクにして前記薄膜を選択
エツチングする際に従来の強酸を用いるウエツト
エツチング法に代つて、高周波電力で反応ガスを
プラズマ化して生じるラジカルやイオンを照射す
るドライエツチング法が多く用いられる。このド
ライエツチング法はホトレジストの半導体基板表
面への密着性の影響を受けにくい、十分清浄度が
保てる、安全性が高い、廃液の処理が不要等多く
の長所を有している。又微細なパターンを形成す
る必要性が増し、上記のドライエツチング法の中
でも横方向のエツチングが殆んど進行せずに微細
なホトレジストパターンに忠実なパターンが形成
できるエツチング方法が選ばれるようになつた。
Al膜，SiO2膜等の薄膜パターンを形成するため
に、ホトレジストをマスクにして前記薄膜を選択
エツチングする際に従来の強酸を用いるウエツト
エツチング法に代つて、高周波電力で反応ガスを
プラズマ化して生じるラジカルやイオンを照射す
るドライエツチング法が多く用いられる。このド
ライエツチング法はホトレジストの半導体基板表
面への密着性の影響を受けにくい、十分清浄度が
保てる、安全性が高い、廃液の処理が不要等多く
の長所を有している。又微細なパターンを形成す
る必要性が増し、上記のドライエツチング法の中
でも横方向のエツチングが殆んど進行せずに微細
なホトレジストパターンに忠実なパターンが形成
できるエツチング方法が選ばれるようになつた。
第１図は平行平板型の反応性イオンエツチング
装置を示し、１，２は対向する平板電極、３は反
応性ガス、５はエツチングする半導体基板、９は
ガス導入口、１０は排気口である。電極１，２間
に導入された反応ガス３が高周波電力により励起
されてイオン化し、基板上数mmのイオンシースと
呼ばれる空間４の電界により加速されて、下方電
極１上に載置された半導体基板５表面に照射され
る。１１は冷却水である。
装置を示し、１，２は対向する平板電極、３は反
応性ガス、５はエツチングする半導体基板、９は
ガス導入口、１０は排気口である。電極１，２間
に導入された反応ガス３が高周波電力により励起
されてイオン化し、基板上数mmのイオンシースと
呼ばれる空間４の電界により加速されて、下方電
極１上に載置された半導体基板５表面に照射され
る。１１は冷却水である。
この反応性イオンエツチング装置を用いると、
電界で加速された反応性ガスイオンは半導体基板
５表面に垂直な運動エネルギーを持つて照射され
るためにこの垂直方向のエツチング速度が水平
（横）方向のそれに位べて大きく、ホトレジスト
パターンに忠実な寸法のパターンを形成すること
ができる。
電界で加速された反応性ガスイオンは半導体基板
５表面に垂直な運動エネルギーを持つて照射され
るためにこの垂直方向のエツチング速度が水平
（横）方向のそれに位べて大きく、ホトレジスト
パターンに忠実な寸法のパターンを形成すること
ができる。
しかしながら第１図に示すような複数の半導体
基板を載置し同時にエツチングする場合には各基
板間や基板内のエツチング速度の均一性が悪く、
たとえ１枚の半導体基板のみをエツチングする場
合（枚葉式）でも周辺部のエツチング速度が大き
く中央部が小さいなど基板内均一性が悪い場合が
多い。そのためエツチングする薄膜とその下にあ
る他の薄膜又は半導体基板とのエツチング速度の
選択比が小さい場合、エツチング速度の均一性が
悪いと、被エツチング薄膜が全面にわたりエツチ
ング終了された時点で、エツチング速度の速い領
域において、他の薄膜又は半導体基板が過剰にエ
ツチングされてしまうという不都合な問題が生じ
る。たとえば浅い拡散層が形成されたSi基板上の
SiO2膜に拡散層へのコンタクト窓を開口するの
にC3F8ガスイオンを用いてエツチングする場合、
SiO2膜とSi基板とのエツチング速度比が10程度
であるため、全Si基板あるいは１枚のSi基板でも
その全面のエツチングが終了するまでエツチング
を続けるとエツチング速度の大きな領域はSi基板
の拡散層がエツチングされ、コンタクト窓下の拡
散層の実質的な深さが浅くなつてしまう。高密度
のJSI等ではその特性を良くするため0.3μｍ以下
という浅い拡散層が形成されており、そのコンタ
クト窓部がエツチングされると後に形成するAl
等電極配線が拡散層をつきぬけてしまう。
基板を載置し同時にエツチングする場合には各基
板間や基板内のエツチング速度の均一性が悪く、
たとえ１枚の半導体基板のみをエツチングする場
合（枚葉式）でも周辺部のエツチング速度が大き
く中央部が小さいなど基板内均一性が悪い場合が
多い。そのためエツチングする薄膜とその下にあ
る他の薄膜又は半導体基板とのエツチング速度の
選択比が小さい場合、エツチング速度の均一性が
悪いと、被エツチング薄膜が全面にわたりエツチ
ング終了された時点で、エツチング速度の速い領
域において、他の薄膜又は半導体基板が過剰にエ
ツチングされてしまうという不都合な問題が生じ
る。たとえば浅い拡散層が形成されたSi基板上の
SiO2膜に拡散層へのコンタクト窓を開口するの
にC3F8ガスイオンを用いてエツチングする場合、
SiO2膜とSi基板とのエツチング速度比が10程度
であるため、全Si基板あるいは１枚のSi基板でも
その全面のエツチングが終了するまでエツチング
を続けるとエツチング速度の大きな領域はSi基板
の拡散層がエツチングされ、コンタクト窓下の拡
散層の実質的な深さが浅くなつてしまう。高密度
のJSI等ではその特性を良くするため0.3μｍ以下
という浅い拡散層が形成されており、そのコンタ
クト窓部がエツチングされると後に形成するAl
等電極配線が拡散層をつきぬけてしまう。
さらにAr等不活性ガスイオンを用いるスパツ
タエツチングは異方性がより大きく、レジストパ
ターンにより忠実なパターンを形成することがで
きるが、エツチングの選択性が殆んどないためエ
ツチング速度が速い領域が過剰にエツチングされ
るのでエツチング速度の均一性が悪い場合には使
用することができない。
タエツチングは異方性がより大きく、レジストパ
ターンにより忠実なパターンを形成することがで
きるが、エツチングの選択性が殆んどないためエ
ツチング速度が速い領域が過剰にエツチングされ
るのでエツチング速度の均一性が悪い場合には使
用することができない。
また、エツチング速度は高周波電力で励起され
たガスイオンの濃度、このイオンを加速するイオ
ンシース４内の電界の強度、エツチング時に発生
する熱による半導体基板表面の温度上昇等の因子
に影響され、これらを均一にしなければ均一なエ
ツチングを行うのは困難になる。
たガスイオンの濃度、このイオンを加速するイオ
ンシース４内の電界の強度、エツチング時に発生
する熱による半導体基板表面の温度上昇等の因子
に影響され、これらを均一にしなければ均一なエ
ツチングを行うのは困難になる。
本発明は、前述のような平板電極を有するエツ
チング装置を用い反応性ガスのイオンや不活性ガ
スのイオンを照射して半導体基板表面の薄膜をエ
ツチングするような場合に、均一性良くエツチン
グできる方法を提供しようとするものである。
チング装置を用い反応性ガスのイオンや不活性ガ
スのイオンを照射して半導体基板表面の薄膜をエ
ツチングするような場合に、均一性良くエツチン
グできる方法を提供しようとするものである。
本発明のエツチング方法は、半導体基板表面に
形成された絶縁体、半導体、金属等の薄膜を選択
的にエツチングする際に、表面にホトレジストパ
ターンが形成された薄膜を有する半導体基板表面
上方に開口部を有するシールド板を設置し、前記
開口部内の第１の領域の前記薄膜を前記ホトレジ
ストをマスクとして選択ドライエツチングした
後、所定のステツプピツチで前記開口部を前記第
１の領域と異なる第２の領域にステツプ移動し、
前記第２の領域の薄膜を前記ホトレジストをマス
クとして選択ドライエツチングする工程をくり返
すことによつて、前記半導体基板の全表面にわた
り前記薄膜を選択的にエツチングすることを特徴
とする。
形成された絶縁体、半導体、金属等の薄膜を選択
的にエツチングする際に、表面にホトレジストパ
ターンが形成された薄膜を有する半導体基板表面
上方に開口部を有するシールド板を設置し、前記
開口部内の第１の領域の前記薄膜を前記ホトレジ
ストをマスクとして選択ドライエツチングした
後、所定のステツプピツチで前記開口部を前記第
１の領域と異なる第２の領域にステツプ移動し、
前記第２の領域の薄膜を前記ホトレジストをマス
クとして選択ドライエツチングする工程をくり返
すことによつて、前記半導体基板の全表面にわた
り前記薄膜を選択的にエツチングすることを特徴
とする。
例えば第２図に示すようにエツチング用ガスイ
オンの照射を１〜12の領域ごとに行う。すなわ
ち、半導体基板５には合計12回の部分照射がなさ
れ、全基板表面のエツチングがなされる。なお、
各照射部分領域の大きさを半導体基板に作り込も
うとするチツプ（破線で囲まれた１つの領域が１
チツプの大きさ）９個に等しい大きさとする。ま
ず第１の部分領域１のみに所定の反応性ガスのイ
オンを照射してホトレジストパターンをマスクに
基板５上の薄膜をエツチングする。所定量のエツ
チングが終れば次に部分領域２を同様にしてエツ
チングする。このように一つの部分領域をエツチ
ングし、終ればホトレジストパターンチツプの寸
法の整数倍をステツプピツチとして次の部分領域
にステツプ移動してからエツチングする工程をく
り返して12個の部分領域をエツチングし終れば、
半導体基板５表面がすべてエツチングされている
ことになる。
オンの照射を１〜12の領域ごとに行う。すなわ
ち、半導体基板５には合計12回の部分照射がなさ
れ、全基板表面のエツチングがなされる。なお、
各照射部分領域の大きさを半導体基板に作り込も
うとするチツプ（破線で囲まれた１つの領域が１
チツプの大きさ）９個に等しい大きさとする。ま
ず第１の部分領域１のみに所定の反応性ガスのイ
オンを照射してホトレジストパターンをマスクに
基板５上の薄膜をエツチングする。所定量のエツ
チングが終れば次に部分領域２を同様にしてエツ
チングする。このように一つの部分領域をエツチ
ングし、終ればホトレジストパターンチツプの寸
法の整数倍をステツプピツチとして次の部分領域
にステツプ移動してからエツチングする工程をく
り返して12個の部分領域をエツチングし終れば、
半導体基板５表面がすべてエツチングされている
ことになる。
このように、ホトレジストパターンチツプの数
個分に限定された大きさの部分領域のみを逐次エ
ツチングする方法では、半導体基板全面を一度に
エツチングする場合に比べて反応ガスイオンの濃
度やこのイオンを加速する電界を均一にすること
が容易である。又エツチング時に発生する熱はエ
ツチング中の部分領域に隣接しエツチングされて
いない領域に伝達して放熱される。すなわち隣接
する領域が放熱板の働きをするのでこの部分領域
の温度上昇が抑えられ、従つてエツチング速度が
安定する。又第２図の部分領域１は半導体基板５
の周辺部であり、中央部の領域５に比べエツチン
グされる半導体基板の面積や隣接する領域すなわ
ち放熱効果が異なるが、エツチング中の発光現象
を感知するセンサーなどのを用いることにより部
分領域毎に最適時間だけのエツチングを行うこと
ができ、いつそう半導体基板の全表面にわたつて
均一性良くエツチングすることができる。
個分に限定された大きさの部分領域のみを逐次エ
ツチングする方法では、半導体基板全面を一度に
エツチングする場合に比べて反応ガスイオンの濃
度やこのイオンを加速する電界を均一にすること
が容易である。又エツチング時に発生する熱はエ
ツチング中の部分領域に隣接しエツチングされて
いない領域に伝達して放熱される。すなわち隣接
する領域が放熱板の働きをするのでこの部分領域
の温度上昇が抑えられ、従つてエツチング速度が
安定する。又第２図の部分領域１は半導体基板５
の周辺部であり、中央部の領域５に比べエツチン
グされる半導体基板の面積や隣接する領域すなわ
ち放熱効果が異なるが、エツチング中の発光現象
を感知するセンサーなどのを用いることにより部
分領域毎に最適時間だけのエツチングを行うこと
ができ、いつそう半導体基板の全表面にわたつて
均一性良くエツチングすることができる。
さらに本方法によると、エツチング中に半導体
基板の温度上昇が大きくないため、薄膜上にパタ
ーン形成しているホトレジストが変質したり局所
的に除去されてマスク効果がなくなることがな
い。又本方法は半導体基板４の面積が異なつても
エツチングする部分領域の大きさが等しい限りス
テツプ移動しエツチングする逐次エツチングの回
数を増すだけで半導体基板の全表面にわたる均一
性は変らないので、半導体基板４が大口径化され
ても、又形状が円板状でなく矩形になつても均一
なエツチングを行うことができる。
基板の温度上昇が大きくないため、薄膜上にパタ
ーン形成しているホトレジストが変質したり局所
的に除去されてマスク効果がなくなることがな
い。又本方法は半導体基板４の面積が異なつても
エツチングする部分領域の大きさが等しい限りス
テツプ移動しエツチングする逐次エツチングの回
数を増すだけで半導体基板の全表面にわたる均一
性は変らないので、半導体基板４が大口径化され
ても、又形状が円板状でなく矩形になつても均一
なエツチングを行うことができる。
次に本発明の実施例を説明する。
本実施例で使用するのは第３図に示すような平
行平板型の枚葉式ドライエツチング装置であり、
反応ガス導入口９と排気口１０を有するチヤンバ
ー内に対向した平板電極１，２があつて、下方の
電極１上には半導体基板５が置かれる。そして半
導体基板５の上方で、平板電極１，２とほぼ平行
にしかも半導体基板５のごく近傍に選択的イオン
照射手段となる配置されたシールド板６があり、
下方の電極１と同電位に保たれている。このシー
ルド板６には半導体基板５に形成するチツプ数個
分例えば９個分の大きさに等しい開口部があり、
この開口部が下方電極１上に載置された半導体基
板５表面に形成されているチツプ９個の真上にき
てこの９個のチツプのみがエツチングされ周辺の
チツプはエツチングされないように、シールド板
６と半導体基板５の位置を合わせる機構と、シー
ルド板６を水平に周期的に移動できる機構とがこ
のドライエツチング装置に付加されている。
行平板型の枚葉式ドライエツチング装置であり、
反応ガス導入口９と排気口１０を有するチヤンバ
ー内に対向した平板電極１，２があつて、下方の
電極１上には半導体基板５が置かれる。そして半
導体基板５の上方で、平板電極１，２とほぼ平行
にしかも半導体基板５のごく近傍に選択的イオン
照射手段となる配置されたシールド板６があり、
下方の電極１と同電位に保たれている。このシー
ルド板６には半導体基板５に形成するチツプ数個
分例えば９個分の大きさに等しい開口部があり、
この開口部が下方電極１上に載置された半導体基
板５表面に形成されているチツプ９個の真上にき
てこの９個のチツプのみがエツチングされ周辺の
チツプはエツチングされないように、シールド板
６と半導体基板５の位置を合わせる機構と、シー
ルド板６を水平に周期的に移動できる機構とがこ
のドライエツチング装置に付加されている。
尚第３図において６５はシールド板６の光学的
手段等を用いた位置決め機構、３０は電界で加速
され半導体基板に照射される反応性イオンを示
す。
手段等を用いた位置決め機構、３０は電界で加速
され半導体基板に照射される反応性イオンを示
す。
たとえば半導体基板５の表面に形成されたAl
薄膜をホトレジストをマスクにして選択的にエツ
チングして配線を形成する場合に、半導体基板５
がベルト等の搬送機構により冷却水で冷却されて
いる下方電極１上に置かれると、排気口１０から
チヤンバー８内の空気が排出され、又半導体基板
５上方に位置するシールド板６が、その９チツプ
分の大きさの開口部が半導体基板５表面に形成さ
れている９チツプの真上にくるように、光学的手
段６５等で位置決めされる。チヤンバー８内の真
空度が十分に上るとガス導入口９よりCCl4ガス
が導入され両電極１，２間に13.56MHzの高周波
電力が印加され、電極間の反応ガス３は励起され
る。
薄膜をホトレジストをマスクにして選択的にエツ
チングして配線を形成する場合に、半導体基板５
がベルト等の搬送機構により冷却水で冷却されて
いる下方電極１上に置かれると、排気口１０から
チヤンバー８内の空気が排出され、又半導体基板
５上方に位置するシールド板６が、その９チツプ
分の大きさの開口部が半導体基板５表面に形成さ
れている９チツプの真上にくるように、光学的手
段６５等で位置決めされる。チヤンバー８内の真
空度が十分に上るとガス導入口９よりCCl4ガス
が導入され両電極１，２間に13.56MHzの高周波
電力が印加され、電極間の反応ガス３は励起され
る。
下方電極１及びシール板６が接地されている
と、両電極間で反応ガスが励起されて生ずる正の
反応性イオンが接地電極である下方電極１に向つ
て加速されるが、シールド板６があるため、この
シールド板６の開口部を通過する反応性イオン３
０のみが半導体基板５表面に照射され、開口部真
下の９チツプのみのAl薄膜がエツチングされる。
Al薄膜がCCl4ガスのイオンによりエツチングさ
れている間は特定の波長領域の発光を併なうの
で、この光を感知してAl薄膜のエツチング状況
を知る。発光が止まることによりこの９チツプの
エツチングが終了したことがわかるので高周波電
力の印加を止め、シールド板６をその開口部が半
導体基板５表面の隣りに９チツプ上にくるように
移動させる。このようにして９チツプづつエツチ
ングしてはシールド板６を移動させ、次の９チツ
プをエツチングする動作をくり返して、半導体基
板５の全表面にわたるエツチングを終了する。
と、両電極間で反応ガスが励起されて生ずる正の
反応性イオンが接地電極である下方電極１に向つ
て加速されるが、シールド板６があるため、この
シールド板６の開口部を通過する反応性イオン３
０のみが半導体基板５表面に照射され、開口部真
下の９チツプのみのAl薄膜がエツチングされる。
Al薄膜がCCl4ガスのイオンによりエツチングさ
れている間は特定の波長領域の発光を併なうの
で、この光を感知してAl薄膜のエツチング状況
を知る。発光が止まることによりこの９チツプの
エツチングが終了したことがわかるので高周波電
力の印加を止め、シールド板６をその開口部が半
導体基板５表面の隣りに９チツプ上にくるように
移動させる。このようにして９チツプづつエツチ
ングしてはシールド板６を移動させ、次の９チツ
プをエツチングする動作をくり返して、半導体基
板５の全表面にわたるエツチングを終了する。
尚上記説明の実施例ではある部分領域のエツチ
ングが終了した後、次には隣接する部分領域はエ
ツチングするが、次にエツチングする部分領域は
隣接していなくても良い。例えば第２図で部分領
域１の次には隣接する部分領域２をとばして部分
領域３をエツチしてもよい。又各部分領域は一度
のエツチングで薄膜をエツチングし終る必要はな
く、例えばある部分領域の薄膜を厚さの半分だけ
エツチングしただけで次の部分領域に移つて同様
のエツチングを行ない一通り全ての部分領域につ
いて厚さの半分をエツチングし終つた後、初めの
部分領域にもどり再度のエツチングで所望のエツ
チングを終了しても良い。又一度にエツチングす
る部分領域は１つに限られず複数個であつてもよ
い。この方法を用いると一度のエツチング時間が
短かいため発熱量が少なく、従つて温度上昇によ
るエツチング速度の変動や部分領域内のばらつき
がなくなる。又以上の説明は主に反応ガスイオン
を半導体基板表面に照射することによるエツチン
グについて行なつたが、Ar等不活性ガスのイオ
ンを加速して照射するいわゆるスパツタエツチン
グの場合にも本方法を用いて同様の効果を得るこ
とができる。
ングが終了した後、次には隣接する部分領域はエ
ツチングするが、次にエツチングする部分領域は
隣接していなくても良い。例えば第２図で部分領
域１の次には隣接する部分領域２をとばして部分
領域３をエツチしてもよい。又各部分領域は一度
のエツチングで薄膜をエツチングし終る必要はな
く、例えばある部分領域の薄膜を厚さの半分だけ
エツチングしただけで次の部分領域に移つて同様
のエツチングを行ない一通り全ての部分領域につ
いて厚さの半分をエツチングし終つた後、初めの
部分領域にもどり再度のエツチングで所望のエツ
チングを終了しても良い。又一度にエツチングす
る部分領域は１つに限られず複数個であつてもよ
い。この方法を用いると一度のエツチング時間が
短かいため発熱量が少なく、従つて温度上昇によ
るエツチング速度の変動や部分領域内のばらつき
がなくなる。又以上の説明は主に反応ガスイオン
を半導体基板表面に照射することによるエツチン
グについて行なつたが、Ar等不活性ガスのイオ
ンを加速して照射するいわゆるスパツタエツチン
グの場合にも本方法を用いて同様の効果を得るこ
とができる。
以上述べたように本発明は表面にホトレジスト
パターンが形成された薄膜を有する半導体基板表
面上方に開口部を有するシールド板を設置し、前
記開口部内の第１の領域の前記薄膜を前記ホトレ
ジストをマスクとして選択ドライエツチングした
後、所定のステツプピツチで前記開口部を前記第
１の領域と異なる第２の領域にステツプ移動し、
前記第２の領域の薄膜を前記ホトレジストをマス
クとして選択ドライエツチングする工程をくり返
すことによつて、前記半導体基板の全表面にわた
り前記薄膜を選択的にエツチングするものであ
り、エツチングする領域をエツチング速度が均一
となるシールド板の開口部の広さとすることによ
り半導体基板全面にわたつても均一なエツチング
ができる。そのために、エツチングする薄膜とそ
の下にある他の薄膜又は半導体基板とのエツチン
グ速度の選択比が小さい場合でも、そのエツチン
グの異方性を生かしたまま用いることができ、従
つて微細なパターンを有する高密度の半導体装置
の製造を容易にすることができる。
パターンが形成された薄膜を有する半導体基板表
面上方に開口部を有するシールド板を設置し、前
記開口部内の第１の領域の前記薄膜を前記ホトレ
ジストをマスクとして選択ドライエツチングした
後、所定のステツプピツチで前記開口部を前記第
１の領域と異なる第２の領域にステツプ移動し、
前記第２の領域の薄膜を前記ホトレジストをマス
クとして選択ドライエツチングする工程をくり返
すことによつて、前記半導体基板の全表面にわた
り前記薄膜を選択的にエツチングするものであ
り、エツチングする領域をエツチング速度が均一
となるシールド板の開口部の広さとすることによ
り半導体基板全面にわたつても均一なエツチング
ができる。そのために、エツチングする薄膜とそ
の下にある他の薄膜又は半導体基板とのエツチン
グ速度の選択比が小さい場合でも、そのエツチン
グの異方性を生かしたまま用いることができ、従
つて微細なパターンを有する高密度の半導体装置
の製造を容易にすることができる。
第１図は従来の平行平板型のドライエツチング
装置の概略断面図、第２図は本発明を用いて半導
体基板を部分領域毎にエツチングするエツチング
方法を説明するための図、第３図は本発明のエツ
チング方法を実施した例で用いた製造装置の概略
断面図である。 １，２……平板電極、３……ガスのプラズマ、
５……半導体基板、６……シールド板、９……ガ
ス導入口、１０……排気口。
装置の概略断面図、第２図は本発明を用いて半導
体基板を部分領域毎にエツチングするエツチング
方法を説明するための図、第３図は本発明のエツ
チング方法を実施した例で用いた製造装置の概略
断面図である。 １，２……平板電極、３……ガスのプラズマ、
５……半導体基板、６……シールド板、９……ガ
ス導入口、１０……排気口。
Claims (1)
- 【特許請求の範囲】 １ 表面にホトレジストパターンが形成された薄
膜を有する半導体基板表面上方に開口部を有する
シールド板を設置し、前記開口部内の第１の領域
の前記薄膜を前記ホトレジストをマスクとして選
択ドライエツチングした後、所定のステツプピツ
チで前記開口部を前記第１の領域と異なる第２の
領域にステツプ移動し、前記第２の領域の薄膜を
前記ホトレジストをマスクとして選択ドライエツ
チングする工程をくり返すことによつて、前記半
導体基板の全表面にわたり前記薄膜を選択的にエ
ツチングすることを特徴とする半導体装置の製造
方法。 ２ 第１および第２の領域がチツプを整数個含む
ことを特徴とする特許請求の範囲第１項に記載の
半導体装置の製造方法。 ３ 半導体基板を平行に対向する平板電極の一方
の電極に載置することを特徴とする特許請求の範
囲第１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56088394A JPS57202734A (en) | 1981-06-09 | 1981-06-09 | Method and device for manufacturing of semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56088394A JPS57202734A (en) | 1981-06-09 | 1981-06-09 | Method and device for manufacturing of semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57202734A JPS57202734A (en) | 1982-12-11 |
| JPH0423416B2 true JPH0423416B2 (ja) | 1992-04-22 |
Family
ID=13941574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56088394A Granted JPS57202734A (en) | 1981-06-09 | 1981-06-09 | Method and device for manufacturing of semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57202734A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6030887A (en) * | 1998-02-26 | 2000-02-29 | Memc Electronic Materials, Inc. | Flattening process for epitaxial semiconductor wafers |
| MY133868A (en) * | 1997-04-03 | 2007-11-30 | Memc Electronic Materials | Flattening process for epitaxial semiconductor wafers |
| US6200908B1 (en) | 1999-08-04 | 2001-03-13 | Memc Electronic Materials, Inc. | Process for reducing waviness in semiconductor wafers |
| JP2005209809A (ja) * | 2004-01-21 | 2005-08-04 | Murata Mfg Co Ltd | エッチング装置およびこれを用いたエッチング方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5179650A (ja) * | 1975-01-08 | 1976-07-12 | Hitachi Ltd | Supatsutaetsuchingusochi |
| JPS557646U (ja) * | 1978-06-29 | 1980-01-18 |
-
1981
- 1981-06-09 JP JP56088394A patent/JPS57202734A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57202734A (en) | 1982-12-11 |
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