JPH04234212A

JPH04234212A - アダプティブ・フィルタ

Info

Publication number: JPH04234212A
Application number: JP41693190A
Authority: JP
Inventors: Akihiko Sugiyama; 昭彦杉山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-12-28
Filing date: 1990-12-28
Publication date: 1992-08-21
Anticipated expiration: 2016-06-04
Also published as: JP3173017B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は未知系を同定する際に用
いられるアダプティブ・フィルタに関する。このような
アダプティブ・フィルタは、２線／４線変換部で生じる
エコーを除去するためのエコー・キャンセラ、伝送路上
で受ける符号間干渉を除去するための等化器、音響入力
用のマイクロホンに漏れ込むノイズを除去するためのノ
イズ・キャンセラ、スピーカからマイクロホンに至る音
響結合によって生じるハウリングを除去するためのハウ
リング・キャンセラ等に応用されている。

【０００２】

【従来の技術】通常、アダプティブ・フィルタによる未
知系の同定は、同定しようとする未知系とアダプティブ
・フィルタに同一の信号を入力し、未知系出力からアダ
プティブ・フィルタ出力を差引いて得られる同定誤差（
以下、これを誤差信号と呼ぶ）を用いてアダプティブ・
フィルタの係数を更新することによって行なわれる。このようなアダプティブ・フィルタによる未知系の同定
の応用として、エコー・キャンセラ、等化器、ノイズ・
キャンセラ、ハウリング・キャンセラ等が知られている
。（アダプティブ・シグナル・プロセシング、（Ａｄａ
ｐｔｉｖｅ　　Ｓｉｇｎａｌ　　Ｐｒｏｃｅｓｓｉｎｇ
），プレンティス・ホール社（Ｐｒｅｎｔｉｃｅ−Ｈａ
ｌｌ），１９８５年；以下、「文献１」）これらの応用
におけるアダプティブ・フィルタの基本動作はほとんど
同じなので、ここではエコー・キャンセラを例にとって
従来技術について説明する。エコー・キャンセラはエコ
ーのインパルス応答を近似する伝送関数を持つ適応（ア
ダプティブ）・フィルタを用いて、２線／４線変換回路
の４線側にて送信回路から受信回路に漏れ込むエコーに
対応した擬似エコー（エコー・レプリカ）を生成するこ
とにより、受信回路に混入して受信信号に妨害を与える
エコーを抑圧するように動作する。すなわち、２線／４
線変換回路の４線側にて送信回路から受信回路に至る経
路が、エコー・キャンセラにおいてアダプティブ・フィ
ルタで同定しようとする未知系に相当する。このとき、
アダプティブ・フィルタの各タップ係数は、エコーと受
信信号が混在した混在信号からエコー・レプリカを差し
引いた差信号と送信信号との相関をとることにより逐次
修正される。このようなアダプティブ・フィルタの係数
修正すなわちエコー・キャンセラの収束アルゴリズムの
代表的なものとしてＬＭＳアルゴリズム（ＬＭＳ　　Ａ
ＬＧＯＲＩＴＨＭ）「文献２」とラーニング・アイデン
ティフィケーション・メソッド（ＬＥＡＲＮＩＮＧ　　
ＩＤＥＮＴＩＦＩＣＡＴＩＯＮＭＥＴＨＯＤ；ＬＩＭ）
（アイイーイーイー・トランザクションズ・オン・オー
トマティック・コントロール（ＩＥＥＥ　　ＴＲＡＮＳ
ＡＣＴＩＯＮＳ　　ＯＮＡＵＴＯＭＡＴＩＣ　　ＣＯＮ
ＴＲＯＬ）１２巻３号、１９６７年、２８２−２８７ペ
ージ参照；以下、「文献３」）が知られている。

【０００３】図６は、従来のエコー・キャンセラの一構
成例を示したブロック図である。入力端子１に供給され
た送信信号が２線／４線変換回路２で受信側へ漏れ込ん
で発生するエコーｅｋ　は減算器３においてエコー・レ
プリカｅｋ　を減算された後、出力端子４に供給される
。一方、入力端子１に供給された送信信号はアダプティ
ブ・フィルタの第１タップ回路６０１　にも供給される
。第１タップ回路６０１　の第１の出力は隣接する第２
タップ回路６０２　に伝達される。第１タップ回路６０
１　の第２の出力は加算器６１に供給される。第２タッ
プ回路６０２　は第１タップ回路６０１　から受けた信
号から生成した第１の出力を第３タップ回路６０３　へ
、第２の出力を加算器６１へ伝達する。同様に、第ｉタ
ップ回路６０ｉ　は第（ｉ−１）タップ回路６０ｉ−１
　から受けた信号から生成した第１の出力を第（ｉ＋１
）タップ回路６０ｉ＋１　へ、第２の出力を加算器６１
へ伝達する。但し、ｉは２≦ｉ≦Ｎ−１を満たす整数で
、Ｎはアダプティブ・フィルタのタップ数を表す。第１
タップ回路６０１　は入力端子１から受けた信号から生
成した第１の出力を第２タップ回路６０２　へ、第２の
出力を加算器６１へ伝達する。第Ｎタップ回路６０Ｎ　
は第（Ｎ−１）タップ回路６０Ｎ−１　から受けた信号
から生成した第２の出力を加算器６１へ伝達する。加算
器６１は第ｉタップ回路６０ｉ　（１≦ｉ≦Ｎ）から供
給された第２の出力を全て加算し、エコー・レプリカｅ
ｋ　として減算器３へ供給する。

【０００４】第ｉタップ回路６０ｉ　には減算器３の出
力である差信号及び定数μ１　が供給されている。ここ
にμ１　はステップ・サイズと呼ばれ、係数更新に深く
関与する。図７に第ｉタップ回路６０ｉ　（１≦ｉ≦Ｎ
）のブロック図を示す。但し、ｉ＝１の場合は遅延素子
７０を有しない。また、ｉ＝Ｎの場合は出力７４は用い
ない。入力信号７３は入力端子１又は第（ｉ−１）タッ
プ回路６０ｉ−１　から伝達された信号、出力信号７４
は第（ｉ＋１）タップ回路へ伝達される信号、入力信号
７５は減算器３の出力である差信号、出力信号７６は加
算器６１へ供給される信号、入力信号７７はステップ・
サイズμ１　である。入力信号７３は遅延素子７０に供
給されて１サンプル周期遅延された後、出力信号７４と
なって第（ｉ＋１）タップ回路へ供給されると同時に係
数発生回路７１及び乗算器７２へ伝達される。係数発生
回路７１には差信号である入力信号７５及びステップ・
サイズμ１　である入力信号７７も供給されている。係
数発生回路７１はこれらの入力信号を用いて発生した係
数値を乗算器７２に供給する。乗算器７２は、係数発生
回路７１からの信号と遅延素子７０からの信号を乗算し
、結果を出力信号７６として出力する。

【０００５】図８に係数発生回路７１の、ＬＭＳアルゴ
リズムを想定したブロック図を示す。入力信号８４は図
７の遅延素子７０の出力信号、入力信号７５は差信号、
入力信号７７はステップ・サイズμ１　、出力信号８５
は係数値である。入力信号８４と入力信号７５は乗算器
８０で乗算され、エコー・キャンセラの送信信号と差信
号の相関が求められる。乗算器８０の出力は乗算器８１
でステップ・サイズμ１　倍され加算器８２に供給され
る。加算器８２では乗算器８１の出力と帰還された遅延素子
８３の出力を加算し、遅延素子８３に供給する。係数値
である遅延素子８３の出力は、１クロック毎に出力信号
８５として出力される。

【０００６】いま、送信信号をｘｋ　（但し、ｋは時刻
を示す指標）、エコーをｅｋ　、ｅｋ　が受ける付加ノ
イズをδｋ　とする。一般にエコー・キャンセラが受信
信号がなくエコーｅｋ　だけが存在するシングルトーク
時だけ適応動作を行なうことを考慮すると、減算器３に
供給される信号ｕｋ　はエコー及び付加ノイズから構成
され、次式で表される。　　　　　　　　　　ｕｋ　＝ｅｋ　＋δｋ　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　…（１）エコー・キャンセラの目的は、式（
１）におけるエコーｅｋ　のレプリカｅｋ　を生成し、
これを用いてエコーを消去することである。減算器３の
出力信号である差信号ｄｋ　は、一般にδｋ　がｅｋ　
−ｅｋ　に比較して十分小さいことを考慮すると、次式
で表される。　　　　　　　　　　ｄｋ　＝ｅｋ　−ｅｋ　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　…（２）式（２）において、（ｅｋ　−ｅｋ
　）は残留エコーと呼ばれる。ＬＭＳアルゴリズムでは
、アダプティブ・フィルタのｍ番目のｃｍ，ｋ　を次式
に従って更新する。　　　　　　　　　　ｃｍ，ｋ　＝ｃｍ，ｋ−１　＋μ
１　・ｄｋ　・ｘｋ−ｍ−１　　　　　　　　　　　　
　…（３）Ｎ個の係数全てに関する式（３）を行列形式
で表せば、　　　　　　　　　　ｃｋ　＝ｃｋ−１　＋
μ１　・ｄｋ　・ｘｋ−１　　　　　　　　　　　　　
　　　　　　…（４）となる。ここに、ベクトルｃｋ　
とベクトルｘｋ　はそれぞれ次式で与えられる。　　　　　　　　　　ｃｋ　＝［ｃ０，ｋ　ｃ１，ｋ　
……ｃＮ−１，ｋ　］Ｔ　　　　　　　　　　　　　　
　…（５）　　　　　　　　　　ｘｋ　＝［ｘｋ　ｘｋ
−１　……ｘｋ−Ｎ＋１　］Ｔ　　　　　　　　　　　
　　　　　　…（６）一方。ＬＩＭでは式（４）の代り
に、式（７）に従って係数の更新が行なわれる。　　　　　　　　　　ｃｋ　＝ｃｋ−１　＋（α／Ｎσ
ｘ　２　）・ｄｋ　・ｘｋ−１　　　　　　　…（７）
αは、ＬＩＭに対するステップ・サイズ、σｘ　２　は
アダプティブ・フィルタに入力される平均電力である。 σｘ　２　はステップ・サイズαの値を前記平均電力に
反比例させ、安定な収束を行なわせるために用いられる
。σｘ　２　を求めるためにはいくつかの方法があるが
、例えば式（８）によって求めることができる。

【０００７】

【数１】

【０００８】式（４）と式（７）におけるステップ・サ
イズは、アダプティブ・フィルタの収束の速度と収束後
の残留エコー・レベルを規定する。ＬＭＳの場合には、
μ１　が大きいほど収束は速くなるが、残留エコー・レ
ベルは大きくなる。反対に、十分小さい残留エコー・レ
ベルを達成するためには、それに見合った小さいμ１　
を採用する必要があり、収束速度の低下を招く。ＬＩＭ
のステップ・サイズαについても、同様である。

【０００９】未知系の同定において、同定しようとする
未知系のインパルス応答の先頭に長い平坦遅延が含まれ
る場合が、特に衛星回線を対象としたエコー・キャンセ
ラに頻繁に見られる。このような長い平坦遅延を含むイ
ンパルス応答に対しても、インパルス応答長に相当する
タップ数を有することが、従来のエコー・キャンセラに
とって十分にエコーを抑圧するために必要であった。実
際には平坦遅延部のタップ係数は零になるので、これら
の係数をフィルタ出力の計算に用いることは無駄になる
。この問題を解決し、長い平坦遅延を含むインパルス応
答に対しても、効率的にシステム同定を行なう方法が、
「昭和５９年電子通信学会通信部門全国大会予稿集、Ｎ
ｏ．５９５」（以下、「文献４」）に記載されている。この方法は、平坦遅延と実質的な波形応答から成るイン
パルス応答に対して、実質的な応答に対応する位置の係
数だけをフィルタ出力計算に用いて、演算量を減らして
いる。以下、文献４に記載された方法について簡単に説
明する。

【００１０】図９は、文献４に記載されたエコー・キャ
ンセラを示したブロック図である。図６に示したエコー
・キャンセラとの相違点は、図９が各タップ回路９０１
　，９０２　，…，９０Ｎ　から出て制御回路９２を経
た後、各タップ回路９０１　，９０２　，…，９０Ｎ　
に戻る閉回路を有する点及び各タップ回路６０１　，６
０２　，…，６０Ｎ　と各タップ回路９０１　，９０２
　，…，９０Ｎ　の構成である。制御回路９２は、各タ
ップ回路９０１　，９０２　，…，９０Ｎ　から得た係
数値を用いて、どの係数に対する演算を停止するかを決
定し、その情報を制御信号として各タップ回路９０１　
，９０２　，…，９０Ｎ　に供給する。制御回路９２か
ら供給された信号により各タップ回路９０１　，９０２
　，…，９０Ｎ　は不用な係数に対する演算を停止する
。

【００１１】図１０に、タップ回路９０ｉ　のブロック
図を示す。図７に示したタップ回路６０ｉ　との違いは
、入力信号７５がセレクタ１０１を介して係数発生回路
７１に供給されている点及び係数発生回路７１で発生さ
れた係数がセレクタ１０２を介して乗算器７２に供給さ
れている点である。セレクタ１０２は係数発生回路７１
の出力又は零を選択して乗算器７２に供給する。セレク
タ１０１は入力信号７５又は零を選択して係数発生回路
７１に供給する。セレクタ１０１，１０２は共に制御回
路９２から各タップ係数に供給される制御信号１０５に
よって、零を選択する。従って、セレクタ１０１が零を
選択したときには係数発生回路７１へ供給される信号が
、セレクタ１０２が零を選択したときには乗算器７２に
おける被乗数が零になり、係数更新量及び対応するタッ
プ回路出力は零となる。セレクタ１０１，１０２は制御
信号１０５が０のときに零を選択して出力する。次に、
制御回路９２について説明する。

【００１２】図１１は、制御回路９２のブロック図であ
る。制御回路９２には、アダプティブ・フィルタのＮタ
ップからタップ係数及びタップ番号の値が供給される。制御回路９２は、対応するタップ番号が、制御回路内に
記憶されているタップ番号と一致するタップ係数値につ
いて最小値を検出し、その最小値に対応したタップ番号
の代りに制御回路内に記憶されている待ち行列の先頭の
値を新たなタップ番号として置換することにより新規な
タップ番号の組を構成し、アダプティブ・フィルタのＮ
タップに供給する。制御回路９２への入力信号１１５は
各タップ回路９０１　，９０２　，…，９０Ｎ　から出
て制御回路９２に供給される信号、出力信号１１６は制
御回路９２から各タップ回路９０１　，９０２　，…，
９０Ｎ　に供給される制御信号である。従って、図中で
は１本の線で表示されているが、入力信号１１５及び出
力信号１１６はＮ多重信号である。入力信号１１５はま
ず絶対値回路１１１に供給されて絶対値化され、最小値
検出回路１１２に伝達される。最小値検出回路１１２は
これらの絶対値信号成分のうち最小のものを検出し、対
応するタップ番号を先入れ先出し回路（ＦＩＦＯ）１１
３と記憶装置１１４へ伝達する。ＦＩＦＯ１１３は、最
小値検出回路１１２から信号が供給されたときに、その
時点で記憶しているサンプル値のうちで最も早く入力さ
れた１サンプルを記憶装置１１４へ伝達する。記憶装置
１１４にはフィルタリング演算の対象となるＮタップの
番号各々に対応して０又は１が記憶されており、ＦＩＦ
Ｏ１１３から信号が伝達されたときにそのタップ番号に
対応した値を０から１に変更する。一方、最小値検出回
路１１２から記憶装置１１４に供給されたタップ番号に
対応した値は１から０に変更される。従って、記憶装置
１１４内の０と１の総数はそれぞれ一定で、１の総数Ｍ
が係数を割当てる実効タップ数、０の数Ｎ−Ｍが係数を
割当てないタップ数となる。以上の操作で得られた０及
び１の並びから構成された信号は記憶装置１１４から出
力信号１１６として出力された後、各タップ回路９０１
　，９０２　，…，９０Ｎ　に供給される出力信号１１
６のｉ番めの数値（０又は１）は、タップ回路９０ｉ　
の制御信号となる。タップ回路９０ｉ　は出力信号１１６のｉ番めの数値を
図８の制御信号１０５として、セレクタ１０１，１０２
を制御する。

【００１３】

【発明が解決しようとする課題】図１０を用いて説明し
たように、文献４に記載された方法では、制御信号１０
５として０が供給されたときにセレクタ１０２の出力と
して零が出力される。従って、係数発生回路７１は実質
的に使用されず、無駄になる。さらに、図１１の記憶装
置１１４の初期値として等間隔で有効タップ数に等しい
数の１を配置し、ＦＩＦＯ１１３すなわち待ち行列の初
期値として記憶装置１１４で０が割当てられたタップ番
号を小さい方から順に配置する。このような初期値を用
いた場合、平坦遅延が長いインパルス応答を近似すると
、波形応答部に対応するタップ番号がＦＩＦＯ１１３の
中で出力に近い位置に移動し、記憶装置１１４に供給さ
れてタップ割当てされるまで、長時間を要する。従って
、収束時間が長くなるという問題点を有する。

【００１４】本発明の目的は、ハードウェア規模が小さ
く、収束時間の短いアダプティブ・フィルタを提供する
ことにある。

【００１５】

【課題を解決するための手段】本発明は、入力信号を１
サンプル周期遅延させる複数の遅延素子の縦続接続から
なる遅延素子列と、該遅延素子列を構成する各遅延素子
の出力と各遅延素子に対応した係数との乗算を行なう複
数の乗算回路と、前記複数の遅延素子と複数の乗算回路
との接続関係を決定するマトリクス・スイッチと、前記
複数の乗算回路の出力の総和をとる加算器と、前記複数
の乗算回路の出力を受け、前記マトリクス・スイッチに
対する制御信号を発生する制御回路とを少なくとも具備
し、前記乗算回路は係数値を生成する係数発生回路と、
該係数値又は零のうちいずれかを選択する第１のセレク
タと、該第１のセレクタの出力と前記各遅延素子の出力
とを乗算して出力とする乗算器と、外部より供給される
誤差信号又は零のうちいずれかを選択して前記係数発生
回路に伝達する第２のセレクタとから構成され、前記制
御回路の出力によって前記第１及び第２のセレクタが制
御されることを特徴とする。

【００１６】また、本発明は、制御回路が係数発生回路
の出力の係数値を受けて絶対値化する絶対値回路と、該
絶対値回路出力のうちで最小のものを検出する最小値検
出回路と、前記絶対値回路出力のうちで最大のものを検
出する最大値検出回路と、該最大値検出回路の出力を遅
延させる第１の遅延素子と、該第１の遅延素子の出力と
前記最大値検出回路の出力との一致を検出する第１の一
致検出回路と、該第１の一致検出回路の出力を計数する
カウンタと、該カウンタ出力を遅延させる第２の遅延素
子と、該第２の遅延素子の出力と前記カウンタ出力の一
致を判定する第２の一致検出回路と、前記最小値検出回
路の出力を受けてスタックの最深部に格納すると同時に
最浅部の値を出力する先入れ先出し回路と、該先入れ先
出し回路の出力と前記最大値検出回路の出力を受け、前
記先入れ先出し回路の出力と前記最大値検出回路の出力
との差が予め定められたしきい値以下であるかどうかを
判定し、しきい値以上である場合には前記先入れ先出し
回路の出力を前記先入れ先出し回路へ帰還する判定回路
と、該判定回路の出力と前記最小値検出回路の出力を受
けて記憶内容を逐次書換え、前記第２の一致検出回路の
出力に応じて前記最大値検出回路の出力を用いて記憶内
容を全部書換える記憶装置と、該記憶装置の出力と第３
の遅延素子の出力を前記カウンタの出力に従って選択し
て出力するセレクタとから構成され、該セレクタ出力を
前記第３の遅延素子に供給すると同時に制御信号として
出力するように構成したことを特徴とする。

【００１７】

【作用】本発明のアダプティブ・フィルタでは、限られ
た数のタップ係数を逐次切替えて異なるタップに割当て
ることにより、ハードウェア規模を削減することができ
る。また、本発明のアダプティブ・フィルタでは限られ
た数のタップをインパルス応答の実質的な波形応答部に
割当てる際に、まず大まかな波形応答部の位置を推定し
、推定された位置の近傍にタップを集中させた後、推定
された波形応答部近傍に限定したタップ位置入替えを行
なうことにより、収束時間を短縮することができる。

【００１８】さらに、本発明のアダプティブ・フィルタ
では、波形応答部位置の推定では小さいステップ・サイ
ズを用いて安定な位置推定を行ない、推定された波形応
答部近傍に限定したタップ位置入替えでは大きいステッ
プ・サイズを用いて高速収束を行ない、収束時間を短縮
することができる。

【００１９】

【実施例】次に図面を参照して本発明について詳細に説
明する。図１は、本発明の一実施例を示すブロック図で
ある。同図において、図９と同一の参照番号を付与され
た機能ブロックは図９と同一の機能を有するものとする
。図１と図９の相違点は、各タップ回路９０１　，９０
２　，…，９０Ｎ　が遅延素子列１０１　，１０２　，
…，１０Ｎ　、マトリクススイッチ１２、及び係数回路
１１１　，１１２　，…，１１Ｍ　で置き換えられてい
る点にある。これに伴って、制御回路１４は、その出力
でマトリクススイッチ１２を制御する。

【００２０】図１において、遅延素子１０１　に供給さ
れた入力信号は、１クロック毎に遅延素子１０２　，…
，１０Ｎ　へ逐次伝達される。遅延素子列１０１　，１
０２　，…，１０Ｎ　はマトリクススイッチ１２を介し
てＭ個の係数回路１１１　，１１２　，…，１１Ｍ　と
接続されている。マトリクススイッチ１２は、制御回路１４の出力により
選択されたＭ個の遅延素子列１０ｉ　とＭ個の係数回路
１１ｊ　を逐次適応的に接続する。

【００２１】第ｉ番めの係数回路１１ｉ　の構成を図２
に示す。図２は基本的に図７のタップ回路に等しく、唯
一の違いは遅延素子７０を有しないことである。図２の
入力信号２０は第１図の遅延素子１０ｉ　の出力信号に
対応する。その他の信号５５，５６，５７は図７の７５
，７６，７７に対応し、それぞれ減算器３の出力である
差信号、加算器６１へ供給される信号、ステップ・サイ
ズである。係数発生回路５１、乗算器５２は図７の係数
発生回路７１、乗算器７２と全く同じ動作をする。

【００２２】図３に制御回路１４の一具体例を示す。図
３の入力信号３００はＭ個の係数回路１１１　，１１２
　，…，１１Ｍ　から供給される係数値、出力信号３０
２はマトリクススイッチ１２の制御信号である。入力信
号３００として供給された係数値は絶対値回路３１で絶
対値化されて、最大値検出回路３２及び最小値検出回路
３３へ伝達される。最大値検出回路３２では入力信号の
うち最大のものを検出し、対応するタップ番号を遅延素
子３４と一致検出回路３６、判定回路３７及び記憶装置
３９へ供給する。遅延素子３４は入力信号を１サンプル
周期遅延させた後に一致検出回路３６へ伝達する。一致
検出回路３６は、最大値検出回路３２から直接供給され
た信号及び遅延素子３４を介して供給された信号の一致
を調べる。これは、現在の最大係数に対応したタップ番
号と１サンプル周期前の最大係数に対応したタップ番号
の一致を調べることに等しい。一致検出回路３６は、前
記２入力が一致したときは１を、不一致のときは０を出
力する。カウンタ３８はこの１または０を一致検出回路
３６から受けて、１をカウントする。１が連続するとき
はカウンタ３８はカウントアップを続けて、１の連続が
予め定められた値に達したときに、その出力を０から１
に変更する。また、０が検出されたときは、カウンタを
リセットする。

【００２３】この出力信号は遅延素子４５、一致検出回
路４６及びセレクタ４７へ供給されており、セレクタ４
７はこの出力信号が０のときに遅延素子４８の出力を、
１のとき記憶装置３９の出力を選択して出力信号３０２
として出力する。出力信号３０２は遅延素子４８を介し
て１サンプル周期遅延された後、セレクタ４７に帰還さ
れる。従って、どのタップに係数を割当てるかを表す制
御信号３０２は、カウンタ３８の出力が０のときは１サ
ンプル周期前の値で係数割当てタップは変化せず、１の
ときは記憶装置３９から新たに供給される値で係数割当
てタップが変化することになる。一致検出回路４６は、
カウンタ３８の出力を遅延素子４５で１サンプル周期遅
延させた信号とカウンタ３８の出力の一致を調べ、一致
するときには１を、そうでないときには０を記憶装置３
９に伝達する。

【００２４】最小値検出回路３３では入力信号のうち最
小のものを検出し、対応するタップ番号をＦＩＦＯ３５
と記憶装置３９へ供給する。ＦＩＦＯ３５は、最小値検
出回路３３から信号が供給されたときに、その時点で記
憶しているサンプル値のうちで最も早く入力された１サ
ンプルを判定回路３７へ伝達する。判定回路３７ではＦ
ＩＦＯ３５から供給された信号と最大値検出回路３２か
ら供給された信号との差を求め、その絶対値を予め定め
られたしきい値と比較する。絶対値が該しきい値より大
きいときには、ＦＩＦＯ３５から供給された信号をその
ままＦＩＦＯ３５へ帰還する。該しきい値より小さいと
きには、記憶装置３９に伝達する。記憶装置３９にはフ
ィルタリング演算の対象となるＮタップの番号各々に対
応して０又は１が記憶されており、判定回路３７から信
号が伝達されたときにそのタップ番号に対応した値を０
から１に変更する。一方、最小値検出回路３３から記憶
装置３９に供給されたタップ番号に対応した値は１から
０に変更される。従って、記憶装置３９内の０と１の総
数はそれぞれ一定である。さらに、一致検出回路４６か
ら記憶装置３９へ供給される信号が１のときには、記憶
装置３９は最大値検出回路３２から供給されるタップ番
号の前後にＭ個の１を配置する。１の配置方法の一例と
しては、前記タップ番号を中心として前後に等配分し、
かつ１が連続するように配置することができる。この操
作により、有効タップを推定された波形応答部の近傍へ
集中して配置する。以上の操作で得られた０及び１の並
びから構成された信号は記憶装置３９からセレクタ４７
に伝達される。セレクタ４７は既に説明したように、記
憶装置３９から供給された信号と遅延素子４７から供給
された信号のいずれかをカウンタ３８の出力で制御して
切替える。

【００２５】以上の説明から明らかなように、図３のカ
ウンタ３８の出力が０のときにはＭ個の係数回路１１１
　，１１２　，…，１１Ｍの割当てられるタップ番号は
不変で、初期割当ての状態を維持する。タップ係数値の
振幅の成長具合を監視することにより、実質的な波形応
答部を推定することが出来る。カウンタ３８の出力が１
になると実質的な波形応答部が推定できたことを意味す
るので、Ｍ個の係数回路１１１　，１１２　，…，１１
Ｍ　の割当てられるタップ番号を推定された波形応答部
の近傍に集中させ、より細かく係数の割当てを行なう。

【００２６】図４は、本発明の他の実施例を示すブロッ
ク図である。４は係数回路１１１　，１１２　，…，１
１Ｍ　に供給されるステップ・サイズμ１　がステップ
・サイズμ１　とμ２　及びセレクタ４１で置き換えら
れている点で図１と異なる。これに伴って制御回路１４
は制御回路１５で置き換えられている。図４に示した実
施例においては、セレクタ４１が制御回路１５からの制
御信号に従ってステップ・サイズμ１　とμ２　を選択
して、係数回路１１１　，１１２　，…，１１Ｍ　に供
給する。図５は図４に示した制御回路１５のブロック図
である。図５と図３は、カウンタ３８の出力を制御信号
５０１として出力する点で異なる。セレクタ４７は、制
御回路１５から供給される制御信号５０１が０のときは
μ１　を、１のときはμ２　を選択する。制御信号５０
１が０のうちは係数を安定して成長させて正しい波形応
答部を推定し、制御信号５０１が１になった後は係数を
高速で最適値に収束させるために、通常μ１　≦μ２　
に設定する。

【００２７】これまでＬＭＳアルゴリズムを仮定してき
たが、ＬＭＳ特有の構成は図８に示した係数発生回路だ
けである。従って、ＬＩＭを初めとする他のアルゴリズ
ムにも本発明を適用することができる。さらに、本発明
の応用に関しても、エコー・キャンセラを例にとって説
明してきたが、平坦遅延と波形応答の組合せで表すこと
のできるインパルス応答を有するシステムには、全て適
用することができる。

【００２８】

【発明の効果】以上詳細に述べたように、本発明によれ
ば、限られた数のタップ係数を逐次切替えて異なるタッ
プに割当てることにより、ハードウェア規模を削減する
ことができる。また、本発明のアダプティブ・フィルタ
は、限られた数のタップをインパルス応答の実質的な波
形応答部に割当てる際に、まず大まかな波形応答部の位
置を推定し、推定された位置の近傍にタップを集中させ
た後、推定された波形応答部近傍に限定したタップ位置
入替えを行なうことにより、収束時間を短縮することが
できる。

【００２９】さらに、本発明のアダプティブ・フィルタ
は、波形応答部位置の推定では小さいステップ・サイズ
を用いて安定な位置推定を行ない、推定された波形応答
部近傍に限定したタップ位置入替えでは大きいステップ
・サイズを用いて高速収束を行ない、収束時間を短縮す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図。

【図２】図１のタップ回路の詳細を示す図。

【図３】図１の制御回路の一具体例を示すブロック図。

【図４】本発明の他の実施例を示すブロック図。

【図５】図４の制御回路の一具体例を示すブロック図。

【図６】従来のアダプティブ・フィルタをエコー・キャ
ンセラに適用した例を示すブロック図。

【図７】図６におけるタップ回路の詳細を示すブロック
図。

【図８】図７における係数発生回路の詳細を示すブロッ
ク図。

【図９】従来のアダプティブ・フィルタをエコー・キャ
ンセラに適用した別の例を示すブロック図。

【図１０】図９におけるタップ回路の詳細を示すブロッ
ク図。

【図１１】図１０の制御回路の詳細を示すブロック図。

【符号の説明】

１　　　　入力端子２　　　　２線−４線変換回路３　　　　減算器４　　　　出力端子１０ｉ　（１≦ｉ≦Ｎ）　　　　遅延素子１１ｉ　（１
≦ｉ≦Ｍ）　　　　タップ回路１２　　　　マトリクス
スイッチ１４，１５　　　　制御回路４１　　　　セレクタ

Claims

【特許請求の範囲】

【請求項１】　　入力信号を１サンプル周期遅延させる
複数の遅延素子の縦続接続からなる遅延素子列と、該遅
延素子列を構成する各遅延素子の出力と各遅延素子に対
応した係数との乗算を行なう複数の乗算回路と、前記複
数の遅延素子と複数の乗算回路との接続関係を決定する
マトリクス・スイッチと、前記複数の乗算回路の出力の
総和をとる加算器と、前記複数の乗算回路の出力を受け
、前記マトリクス・スイッチに対する制御信号を発生す
る制御回路とを少なくとも具備し、前記乗算回路は係数
値を生成する係数発生回路と、該係数値又は零のうちい
ずれかを選択する第１のセレクタと、該第１のセレクタ
の出力と前記各遅延素子の出力とを乗算して出力とする
乗算器と、外部より供給される誤差信号又は零のうちい
ずれかを選択して前記係数発生回路に伝達する第２のセ
レクタとから構成され、前記制御回路の出力によって前
記第１及び第２のセレクタが制御されることを特徴とす
るアダプティブ・フィルタ。
【請求項２】　　前記係数発生回路は、前記各遅延素子
の出力と外部より供給される前記誤差信号を乗算する第
１の乗算器と、該第１の乗算器の出力と予め定められた
第１の定数を乗算する第２の乗算器と、該第２の乗算器
の出力と前記係数値を加算する加算器と、該加算器出力
を１サンプル周期遅延させ前記係数値として出力するこ
とを特徴とする請求項１に記載のアダプティブ・フィル
タ。
【請求項３】　　前記制御回路は、前記係数発生回路の
出力の係数値を受けて絶対値化する絶対値回路と、該絶
対値回路出力のうちで最小のものを検出する最小値検出
回路と、前記絶対値回路出力のうちで最大のものを検出
する最大値検出回路と、該最大値検出回路の出力を遅延
させる第１の遅延素子と、該第１の遅延素子の出力と前
記最大値検出回路の出力との一致を検出する第１の一致
検出回路と、該第１の一致検出回路の出力を計数するカ
ウンタと、該カウンタ出力を遅延させる第２の遅延素子
と、該第２の遅延素子の出力と前記カウンタ出力の一致
を判定する第２の一致検出回路と、前記最小値検出回路
の出力を受けてスタックの最深部に格納すると同時に最
浅部の値を出力する先入れ先出し回路と、該先入れ先出
し回路の出力と前記最大値検出回路の出力を受け、前記
先入れ先出し回路の出力と前記最大値検出回路の出力と
の差が予め定められたしきい値以下であるかどうかを判
定し、しきい値以上である場合には前記先入れ先出し回
路の出力を前記先入れ先出し回路へ帰還する判定回路と
、該判定回路の出力と前記最小値検出回路の出力を受け
て記憶内容を逐次書換え、前記第２の一致検出回路の出
力に応じて前記最大値検出回路の出力を用いて記憶内容
を全部書換える記憶装置と、該記憶装置の出力と第３の
遅延素子の出力を前記カウンタの出力に従って選択して
出力するセレクタとから構成され、該セレクタ出力を前
記第３の遅延素子に供給すると同時に請求項１記載の制
御信号として出力することを特徴とする請求項１又は２
に記載のアダプティブ・フィルタ。
【請求項４】　　前記第１の値と予め定められた第２の
値を切換える第４のセレクタを有し、前記カウンタ出力
で前記第４のセレクタを制御することを特徴とする請求
項３に記載のアダプティブ・フィルタ。
【請求項５】　　カウンタは一致回路出力の連続性を計
数し、連続しないときにはリセットする事を特徴とする
請求項３に記載のアダプティブ・フィルタ。