JPH04234217A - カスコード回路 - Google Patents
カスコード回路Info
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- JPH04234217A JPH04234217A JP3195353A JP19535391A JPH04234217A JP H04234217 A JPH04234217 A JP H04234217A JP 3195353 A JP3195353 A JP 3195353A JP 19535391 A JP19535391 A JP 19535391A JP H04234217 A JPH04234217 A JP H04234217A
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
Landscapes
- Thin Film Transistor (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】〔発明の分野〕本発明はアモルファスシリ
コン高電圧薄膜トランジスタ（ＨＶＴＦＴ）を実質的に
その全域にわたって効率よくまた安定した方法でスイッ
チング動作させるための改良型回路に関するもので、よ
り特定すれば空間荷電電流制限分流装置を含むカスコー
ド回路に関するものである。
コン高電圧薄膜トランジスタ（ＨＶＴＦＴ）を実質的に
その全域にわたって効率よくまた安定した方法でスイッ
チング動作させるための改良型回路に関するもので、よ
り特定すれば空間荷電電流制限分流装置を含むカスコー
ド回路に関するものである。
【０００２】〔発明の背景〕高電圧薄膜トランジスタの
高速スイッチング動作はトランジスタの端子間容量によ
って厳しい制限を受ける。この付随容量が回路内での電
圧の変化しうる速度を制限し、ＨＶＴＦＴがその電圧範
囲全体にわたって完全なスイッチング動作を所定の割当
時間内に行うことを妨げることがある。
高速スイッチング動作はトランジスタの端子間容量によ
って厳しい制限を受ける。この付随容量が回路内での電
圧の変化しうる速度を制限し、ＨＶＴＦＴがその電圧範
囲全体にわたって完全なスイッチング動作を所定の割当
時間内に行うことを妨げることがある。
【０００３】この問題に関連する典型的な高電圧回路の
応用例は、図１に模式的に描かれている電子印字ヘッド
１０に使用される抵抗性インバータ回路がそれである。 薄膜製造技術によって製造可能なこのような印字ヘッド
は、米国特許第４，５８８，９９７号に開示されている
。印字ヘッド１０には導電性電極に対するわずかな間隙
での高電圧の放電により情報の連続ラスター線を生成す
るための数千にわたる針の線型アレイが含まれる。選択
したアレイ内の針を駆動するため、マルチプレクス方式
が用いられ、ここにおいて各針の荷電はＨＶＴＦＴスイ
ッチング動作のための薄膜高電圧トランジスタ１６のゲ
ートへ選択的に電位をかけ、あるいは放電させる低電圧
薄膜パストランジスタ（ＬＶＴＦＴ）によって制御され
ている。この方式によれば、各印字針は印加電位を荷電
と放電の間の実質的な線型時間において保持することが
できる。ＨＶＴＦＴ１６のドレイン電極１８は高電圧バ
ス２０（アースに対して４５０ボルトの電位がかけられ
ている）へ負荷抵抗２２を経由して接続されてなり、ま
たこれのソース電極２４は接地バス２６へ接続されてい
る。２０ボルト（オン）と０ボルト（オフ）の電位にあ
るデータ線２８からのデータ信号は、約１５ないし２５
マイクロ秒の「ゲート時間」、すなわちＨＶＴＦＴのゲ
ートが所望の電位に到達するために必要とされる時間中
に約２４ボルト（オン）と０ボルト（オフ）の間でアド
レス線３０がＬＶＴＦＴ１４のゲートをスイッチング動
作させる際にＨＶＴＦＴのゲート電極に印加される。
応用例は、図１に模式的に描かれている電子印字ヘッド
１０に使用される抵抗性インバータ回路がそれである。 薄膜製造技術によって製造可能なこのような印字ヘッド
は、米国特許第４，５８８，９９７号に開示されている
。印字ヘッド１０には導電性電極に対するわずかな間隙
での高電圧の放電により情報の連続ラスター線を生成す
るための数千にわたる針の線型アレイが含まれる。選択
したアレイ内の針を駆動するため、マルチプレクス方式
が用いられ、ここにおいて各針の荷電はＨＶＴＦＴスイ
ッチング動作のための薄膜高電圧トランジスタ１６のゲ
ートへ選択的に電位をかけ、あるいは放電させる低電圧
薄膜パストランジスタ（ＬＶＴＦＴ）によって制御され
ている。この方式によれば、各印字針は印加電位を荷電
と放電の間の実質的な線型時間において保持することが
できる。ＨＶＴＦＴ１６のドレイン電極１８は高電圧バ
ス２０（アースに対して４５０ボルトの電位がかけられ
ている）へ負荷抵抗２２を経由して接続されてなり、ま
たこれのソース電極２４は接地バス２６へ接続されてい
る。２０ボルト（オン）と０ボルト（オフ）の電位にあ
るデータ線２８からのデータ信号は、約１５ないし２５
マイクロ秒の「ゲート時間」、すなわちＨＶＴＦＴのゲ
ートが所望の電位に到達するために必要とされる時間中
に約２４ボルト（オン）と０ボルト（オフ）の間でアド
レス線３０がＬＶＴＦＴ１４のゲートをスイッチング動
作させる際にＨＶＴＦＴのゲート電極に印加される。
【０００４】電子印刷において印字が行われるのは印字
針１２とバイアス電圧のかかった相補電極（図示されて
いない）の間の電位差がこれらの間の間隙を打ち破るの
に充分になったときである。この技術の一形態としては
相補電極に数百ボルトのバイアス電圧をかけることがあ
る。ＨＶＴＦＴ１６のオン状態において印字が行われる
のは、針が低電位に到達することから針と相補電極間の
電位差が間隙を破壊するのに充分高くなる為である。Ｈ
ＶＴＦＴがオンのとき、電流経路は高電圧バス２０から
ＨＶＴＦＴを経由して接地へと存在していることになり
、負荷抵抗２２にかかる大幅な電圧降下が針１２の電位
を接地に近付ける（典型的には約１０ボルト）。ＨＶＴ
ＦＴのオフ状態においては印字は行われず、これは高電
圧バスから接地への電流経路が存在していないためで、
負荷抵抗にかかる電圧降下がなく、また高電位（約４５
０ボルト）が針１２に印加されるためである。
針１２とバイアス電圧のかかった相補電極（図示されて
いない）の間の電位差がこれらの間の間隙を打ち破るの
に充分になったときである。この技術の一形態としては
相補電極に数百ボルトのバイアス電圧をかけることがあ
る。ＨＶＴＦＴ１６のオン状態において印字が行われる
のは、針が低電位に到達することから針と相補電極間の
電位差が間隙を破壊するのに充分高くなる為である。Ｈ
ＶＴＦＴがオンのとき、電流経路は高電圧バス２０から
ＨＶＴＦＴを経由して接地へと存在していることになり
、負荷抵抗２２にかかる大幅な電圧降下が針１２の電位
を接地に近付ける（典型的には約１０ボルト）。ＨＶＴ
ＦＴのオフ状態においては印字は行われず、これは高電
圧バスから接地への電流経路が存在していないためで、
負荷抵抗にかかる電圧降下がなく、また高電位（約４５
０ボルト）が針１２に印加されるためである。
【０００５】この回路においてスイッチング動作の問題
が発生するのは、ＨＶＴＦＴのドレイン電極１８とゲー
ト電極３２の間の付加容量がゲート時間の間のＬＶＴＦ
Ｔの高速スイッチング動作によってもたらされるためで
ある。図２に示してある単一針のドライバーをここで参
照することにすると、付加容量はコンデンサ３４（破線
で描かれている）によって表現される。印字ヘッドの動
作において、ＬＶＴＦＴ１４は高速なスイッチング動作
を行ってＨＶＴＦＴ１６の状態を変化させ、そのあとで
ゲート電極３２の電位が次にアドレスされるまでフロー
ティングすることになる。上に示したごとく、ＨＶＴＦ
Ｔがオンになっているとき、ドレイン電極１８は低電位
（約１０ボルト）になっており、ゲート電極３２は約２
０ボルトでフローティングしている。ＨＶＴＦＴをオフ
に切り替えると、ゲート電極は１５ないし２５マイクロ
秒のゲート時間中に約０ボルトまで急速に放電される。 しかし、１０ボルトの低電圧値から４５０ボルトの高電
圧値へとこのトランジスタのドレイン電極が変化を起こ
すまでには約１５０ないし２００マイクロ秒の時間がか
かるのが普通である。よって、この変位の大半はＬＶＴ
ＦＴがオフにスイッチしてゲート電極がフローティング
した後で発生することになる。ドレインとゲートは容量
結合していることから、ドレイン電位が上昇するとＨＶ
ＴＦＴが最終的にオンになりドレイン電位のそれ以上の
上昇を停止させるに充分な値に到達するまでゲート電位
はこれに伴って引き上げられることになる。その結果、
スイッチング動作の効率は低下しドレイン電極（および
印字針）は所望した４５０ボルトにではなく約２００な
いし２５０ボルトまでしか到達しない。これはＨＶＴＦ
Ｔが完全にオフにならないためで、印字針は白（非印字
）ではなく灰色を印字する。
が発生するのは、ＨＶＴＦＴのドレイン電極１８とゲー
ト電極３２の間の付加容量がゲート時間の間のＬＶＴＦ
Ｔの高速スイッチング動作によってもたらされるためで
ある。図２に示してある単一針のドライバーをここで参
照することにすると、付加容量はコンデンサ３４（破線
で描かれている）によって表現される。印字ヘッドの動
作において、ＬＶＴＦＴ１４は高速なスイッチング動作
を行ってＨＶＴＦＴ１６の状態を変化させ、そのあとで
ゲート電極３２の電位が次にアドレスされるまでフロー
ティングすることになる。上に示したごとく、ＨＶＴＦ
Ｔがオンになっているとき、ドレイン電極１８は低電位
（約１０ボルト）になっており、ゲート電極３２は約２
０ボルトでフローティングしている。ＨＶＴＦＴをオフ
に切り替えると、ゲート電極は１５ないし２５マイクロ
秒のゲート時間中に約０ボルトまで急速に放電される。 しかし、１０ボルトの低電圧値から４５０ボルトの高電
圧値へとこのトランジスタのドレイン電極が変化を起こ
すまでには約１５０ないし２００マイクロ秒の時間がか
かるのが普通である。よって、この変位の大半はＬＶＴ
ＦＴがオフにスイッチしてゲート電極がフローティング
した後で発生することになる。ドレインとゲートは容量
結合していることから、ドレイン電位が上昇するとＨＶ
ＴＦＴが最終的にオンになりドレイン電位のそれ以上の
上昇を停止させるに充分な値に到達するまでゲート電位
はこれに伴って引き上げられることになる。その結果、
スイッチング動作の効率は低下しドレイン電極（および
印字針）は所望した４５０ボルトにではなく約２００な
いし２５０ボルトまでしか到達しない。これはＨＶＴＦ
Ｔが完全にオフにならないためで、印字針は白（非印字
）ではなく灰色を印字する。
【０００６】この問題を克服する一つの方法は同一デー
タを２つの連続したパスで書き込み、各行とも二重パル
ス化によって書き込み信号が最初のパルスで約２００ボ
ルトにまず到達したのち第２のパルスで所望の４５０ボ
ルトに到達させようというものである。当然この解決方
法では印字ヘッドの動作速度を厳しく制限してしまう。
タを２つの連続したパスで書き込み、各行とも二重パル
ス化によって書き込み信号が最初のパルスで約２００ボ
ルトにまず到達したのち第２のパルスで所望の４５０ボ
ルトに到達させようというものである。当然この解決方
法では印字ヘッドの動作速度を厳しく制限してしまう。
【０００７】ゲート・ドレイン間の付加容量に起因する
スイッチング動作の効率の問題の公知の解決方法はスイ
ッチングを行うトランジスタがスイッチングされるトラ
ンジスタと直列に接続されて、スイッチングされるトラ
ンジスタのゲートが一定の電位でバイアスされているカ
スコード回路の使用である。しかし、この解決方法をア
モルファスシリコンＨＶＴＦＴ（スイッチされたトラン
ジスタ）に適用する際、経時的にＩＤＳ対ＶＤＳの特性
曲線を右に変位させるという装置の不安定を引き起こし
てしまう。この不安定はパラメータＶＸ によって特徴
づけられるもので、特性曲線はＶＸ シフトを受けたと
称される。図３において、曲線Ａは初期の（ストレスの
かかっていない）状態を表し、曲線ＢはＶＸ シフトの
かかった状態を表している。この現象が発生するのはゲ
ートからソースへの電圧（ＶＧＳ）がＨＶＴＦＴの閾値
（ＶＴＨ）より大幅に下回っている場合で、ハード・オ
フ条件（図４参照）の例がそれに相当する。結果として
、ＨＶＴＦＴの出力低電圧（特性曲線ＡおよびＢを交差
する４５０メグΩの挙上抵抗２２に基づく負荷線Ｃに注
意）は時間とともに上昇（８ボルトから８０ボルトへ）
し、４５０ボルトの全帯域にわたるスイッチング動作を
阻止し、その結果としてオン状態において白ではなく灰
色が印字されることになる。この現象は１９８９年７月
１５日付出願の米国特許出願第０７／３６６，８２２（
ヤップ （Ｙａｐ）） において議論されており、ここ
においても全面的に参照されている。オフ状態のゲート
電圧と閾値電圧間の差分が上昇するためこの問題は重要
視されるものとなっており、ＨＶＴＦＴの閾値（約０．
５ボルトから１ボルトの範囲にある）の直下にあるゲー
ト電圧においての不安定は全く発生しない。
スイッチング動作の効率の問題の公知の解決方法はスイ
ッチングを行うトランジスタがスイッチングされるトラ
ンジスタと直列に接続されて、スイッチングされるトラ
ンジスタのゲートが一定の電位でバイアスされているカ
スコード回路の使用である。しかし、この解決方法をア
モルファスシリコンＨＶＴＦＴ（スイッチされたトラン
ジスタ）に適用する際、経時的にＩＤＳ対ＶＤＳの特性
曲線を右に変位させるという装置の不安定を引き起こし
てしまう。この不安定はパラメータＶＸ によって特徴
づけられるもので、特性曲線はＶＸ シフトを受けたと
称される。図３において、曲線Ａは初期の（ストレスの
かかっていない）状態を表し、曲線ＢはＶＸ シフトの
かかった状態を表している。この現象が発生するのはゲ
ートからソースへの電圧（ＶＧＳ）がＨＶＴＦＴの閾値
（ＶＴＨ）より大幅に下回っている場合で、ハード・オ
フ条件（図４参照）の例がそれに相当する。結果として
、ＨＶＴＦＴの出力低電圧（特性曲線ＡおよびＢを交差
する４５０メグΩの挙上抵抗２２に基づく負荷線Ｃに注
意）は時間とともに上昇（８ボルトから８０ボルトへ）
し、４５０ボルトの全帯域にわたるスイッチング動作を
阻止し、その結果としてオン状態において白ではなく灰
色が印字されることになる。この現象は１９８９年７月
１５日付出願の米国特許出願第０７／３６６，８２２（
ヤップ （Ｙａｐ）） において議論されており、ここ
においても全面的に参照されている。オフ状態のゲート
電圧と閾値電圧間の差分が上昇するためこの問題は重要
視されるものとなっており、ＨＶＴＦＴの閾値（約０．
５ボルトから１ボルトの範囲にある）の直下にあるゲー
ト電圧においての不安定は全く発生しない。
【０００８】アモルファスシリコントランジスタによっ
て提示される別の問題は、装置が長時間にわたってオン
状態におかれた際、通常の使用状態であっても発生する
閾値電圧ＶＴＨのシフトである。ＨＶＴＦＴのＶＴＨ上
昇によって装置をオフ状態に保つためゲートにかかって
いる通常の０ボルトバイアス電圧がＶＴＨ以下に降下し
ＶＸ の不安定さを惹起する。
て提示される別の問題は、装置が長時間にわたってオン
状態におかれた際、通常の使用状態であっても発生する
閾値電圧ＶＴＨのシフトである。ＨＶＴＦＴのＶＴＨ上
昇によって装置をオフ状態に保つためゲートにかかって
いる通常の０ボルトバイアス電圧がＶＴＨ以下に降下し
ＶＸ の不安定さを惹起する。
【０００９】本発明の主要な対象はアモルファスシリコ
ンＨＶＴＦＴのスイッチング動作効率の問題を改良型カ
スコード回路を使用することによって克服することで、
これはＨＶＴＦＴをＶｘ 不安定性から保護するのみな
らずその安定性を改善するものである。
ンＨＶＴＦＴのスイッチング動作効率の問題を改良型カ
スコード回路を使用することによって克服することで、
これはＨＶＴＦＴをＶｘ 不安定性から保護するのみな
らずその安定性を改善するものである。
【００１０】〔発明の概要〕本発明はその一形態におい
て高電圧薄膜トランジスタを実質的にその高電圧域全体
にわたりスイッチング動作させるためのカスコード回路
を用いることで実施することができ、高電圧薄膜トラン
ジスタと直列に接続した漏電性低電圧薄膜トランジスタ
を含み、これらトランジスタは高電圧源と基準電位源と
の間に接続されるものである。漏電性低電圧薄膜トラン
ジスタは低電圧トランジスタと並列に接続された空間荷
電制限限流器を有するものである。
て高電圧薄膜トランジスタを実質的にその高電圧域全体
にわたりスイッチング動作させるためのカスコード回路
を用いることで実施することができ、高電圧薄膜トラン
ジスタと直列に接続した漏電性低電圧薄膜トランジスタ
を含み、これらトランジスタは高電圧源と基準電位源と
の間に接続されるものである。漏電性低電圧薄膜トラン
ジスタは低電圧トランジスタと並列に接続された空間荷
電制限限流器を有するものである。
【００１１】〔図面の簡単な説明〕本発明のこれ以外の
目的およびさらなる特徴と利点はより特定すれば以下の
付録図面とともに参照される説明から明らかで、ここに
おいて、
目的およびさらなる特徴と利点はより特定すれば以下の
付録図面とともに参照される説明から明らかで、ここに
おいて、
【００１２】図１は必須の薄膜印字ヘッドの模式的表現
であり、
であり、
【００１３】図２は図１のアレイの単一セルの模式的表
現であり、
現であり、
【００１４】図３はＶＸ シフトを示すアモルファスシ
リコンＨＶＴＦＴの特性ＩＤＳ対ＶＤＳ曲線を示し、
リコンＨＶＴＦＴの特性ＩＤＳ対ＶＤＳ曲線を示し、
【
００１５】図４は閾値電圧（ＶＴＨ）シフトを示すアモ
ルファスシリコンＨＶＴＦＴの特性ＩＤＳ対ＶＤＳ曲線
を示し、
００１５】図４は閾値電圧（ＶＴＨ）シフトを示すアモ
ルファスシリコンＨＶＴＦＴの特性ＩＤＳ対ＶＤＳ曲線
を示し、
【００１６】図５は本発明の主題である改良型カスコー
ドドライバーの単一セルの模式的表現であり、
ドドライバーの単一セルの模式的表現であり、
【００１
７】図６は必須の空間荷電制限並列電流経路を伴う改良
型低電圧薄膜トランジスタの模式的平面図であり、
７】図６は必須の空間荷電制限並列電流経路を伴う改良
型低電圧薄膜トランジスタの模式的平面図であり、
【００１８】図７Ａおよび図７Ｂは図６のＡ−Ａ線およ
びＢ−Ｂ線に実質的に沿った模式的断面図で本装置のゲ
ート化した部分およびゲート化していない部分を示して
おり、
びＢ−Ｂ線に実質的に沿った模式的断面図で本装置のゲ
ート化した部分およびゲート化していない部分を示して
おり、
【００１９】図８は図６の改良型空間荷電制限分流化Ｌ
ＶＴＦＴのＩＤＳ対ＶＤＳ曲線を示し、さらに、
ＶＴＦＴのＩＤＳ対ＶＤＳ曲線を示し、さらに、
【００
２０】図９は通常のアモルファスシリコンＬＶＴＦＴの
ＩＤＳ対ＶＤＳ曲線を示したものである。
２０】図９は通常のアモルファスシリコンＬＶＴＦＴの
ＩＤＳ対ＶＤＳ曲線を示したものである。
【００２１】〔図示された実施態様の詳細な説明〕図４
に示されたカスコード回路はスイッチング動作および信
頼性の問題を解決している。これには低電圧薄膜パスト
ランジスタ３６と新型低電圧薄膜スイッチング用トラン
ジスタ３８がＨＶＴＦＴのソース電極電位をスイッチン
グ動作させ、ＨＶＴＦＴのゲート電極３０にかかる固定
電位を維持しつつ本装置をオン・オフさせるために含ま
れている。スイッチング用ＬＶＴＦＴのフローティング
ゲートはＨＶＴＦＴのドレインの広範囲にわたる電圧変
動から完全に絶縁されているため、この装置のスイッチ
ング動作効率の問題は排除されている。さらに、新型低
電圧薄膜スイッチング用トランジスタ３８はスイッチン
グ用トランジスタと並列の空間荷電制限分流器４０とと
もに装置され、この後の説明で明らかとなるようにＨＶ
ＴＦＴのＶｘ シフトを防止するため基準電位への漏電
経路を保証している。
に示されたカスコード回路はスイッチング動作および信
頼性の問題を解決している。これには低電圧薄膜パスト
ランジスタ３６と新型低電圧薄膜スイッチング用トラン
ジスタ３８がＨＶＴＦＴのソース電極電位をスイッチン
グ動作させ、ＨＶＴＦＴのゲート電極３０にかかる固定
電位を維持しつつ本装置をオン・オフさせるために含ま
れている。スイッチング用ＬＶＴＦＴのフローティング
ゲートはＨＶＴＦＴのドレインの広範囲にわたる電圧変
動から完全に絶縁されているため、この装置のスイッチ
ング動作効率の問題は排除されている。さらに、新型低
電圧薄膜スイッチング用トランジスタ３８はスイッチン
グ用トランジスタと並列の空間荷電制限分流器４０とと
もに装置され、この後の説明で明らかとなるようにＨＶ
ＴＦＴのＶｘ シフトを防止するため基準電位への漏電
経路を保証している。
【００２２】図６、図７Ａおよび図７Ｂにおいて、新型
分流ＬＶＴＦＴ３８は基板４２、導電ゲート電極層４４
、ゲート誘電層４６、実質的に固有のアモルファスシリ
コン電位転送層４８、拡散（ｎ＋ ）アモルファスシリ
コンのソースおよびドレイン電極５０と５２、導電性の
ソースおよびドレイン端子５４および５６、および最上
部誘電層５８を有する基本的に標準型アモルファスシリ
コンＬＶＴＦＴであることが見てとれる。アモルファス
シリコン層４８およびソース電極とドレイン電極５０お
よび５２はＢ−Ｂ断面領域内のゲート電極４４を超えて
延出していることから、そのアモルファスシリコン電荷
転送アイランドの部分はゲートされず、またトランジス
タを経由してゲートされた電流経路と並列の電流経路を
有している。ソース電極とドレイン電極の間に電圧降下
が発生した場合には空間荷電制限電流がゲート化してい
ない領域内を通過して流出する。この漏電性ＬＶＴＦＴ
についてのより完全な記述は、本件と同時に出願され、
代理人整理番号Ｄ／９０１１８Ｑで識別され、かつ同一
譲受人に譲渡された「漏電性低電圧薄膜トランジスタ」
という名称の同時係属出願に見ることができ、その開示
内容を全面的にここにおいても参照している。
分流ＬＶＴＦＴ３８は基板４２、導電ゲート電極層４４
、ゲート誘電層４６、実質的に固有のアモルファスシリ
コン電位転送層４８、拡散（ｎ＋ ）アモルファスシリ
コンのソースおよびドレイン電極５０と５２、導電性の
ソースおよびドレイン端子５４および５６、および最上
部誘電層５８を有する基本的に標準型アモルファスシリ
コンＬＶＴＦＴであることが見てとれる。アモルファス
シリコン層４８およびソース電極とドレイン電極５０お
よび５２はＢ−Ｂ断面領域内のゲート電極４４を超えて
延出していることから、そのアモルファスシリコン電荷
転送アイランドの部分はゲートされず、またトランジス
タを経由してゲートされた電流経路と並列の電流経路を
有している。ソース電極とドレイン電極の間に電圧降下
が発生した場合には空間荷電制限電流がゲート化してい
ない領域内を通過して流出する。この漏電性ＬＶＴＦＴ
についてのより完全な記述は、本件と同時に出願され、
代理人整理番号Ｄ／９０１１８Ｑで識別され、かつ同一
譲受人に譲渡された「漏電性低電圧薄膜トランジスタ」
という名称の同時係属出願に見ることができ、その開示
内容を全面的にここにおいても参照している。
【００２３】新型分流薄膜トランジスタは容易に製造さ
れ、通常型トランジスタ製造に必要な製造工程以上の工
程を要しない。アモルファスシリコン電荷転送アイラン
ドおよびソースとドレインの電極においてはゲート電極
終端を超えて延出している必要があるだけである。
れ、通常型トランジスタ製造に必要な製造工程以上の工
程を要しない。アモルファスシリコン電荷転送アイラン
ドおよびソースとドレインの電極においてはゲート電極
終端を超えて延出している必要があるだけである。
【００２４】新型分流薄膜トランジスタの有利な側面を
理解するためには、何故カスコード回路が標準型アモル
ファスシリコントランジスタでは満足に動作しないのか
を認識している必要がある。基本概念においては、直列
接続されたＨＶＴＦＴ１６とスイッチング用ＬＶＴＦＤ
Ｔを通過する電流は同一のものである。ＬＶＴＦＴがオ
ンの状態においてこれが真実であるのみならずオフ状態
においても同様で、ここにおいて装置を経由する漏れ電
流は一致する。ここで図４のＨＶＴＦＴ特性ＩＤＳ対Ｖ
ｇｓ曲線（ＶＤＳ＝４５０ボルトにおける）を図９の通
常のＬＶＴＦＴ特性ＩＤＳ対Ｖｇｓ曲線（ＶＤＳ＝２０
ボルト）と比較してみると、スイッチング用ＬＶＴＦＴ
は例えば０ボルトをゲートに印加することによってオフ
になる際に約１０−９．５アンペアの漏洩電流が流れる
のが理解できる（図９参照）。オフ状態にあるＨＶＴＦ
Ｔを経由する対向漏洩電流（１０−９．５アンペア）に
よって約−０．８ボルト（図３参照）のゲート電圧（Ｖ
ＧＳ）または約１．５ボルトの基準ＨＶＴＦＴ閾値電圧
（ＶＴＨ）より約２．３ボルト低い電圧が生じる。
理解するためには、何故カスコード回路が標準型アモル
ファスシリコントランジスタでは満足に動作しないのか
を認識している必要がある。基本概念においては、直列
接続されたＨＶＴＦＴ１６とスイッチング用ＬＶＴＦＤ
Ｔを通過する電流は同一のものである。ＬＶＴＦＴがオ
ンの状態においてこれが真実であるのみならずオフ状態
においても同様で、ここにおいて装置を経由する漏れ電
流は一致する。ここで図４のＨＶＴＦＴ特性ＩＤＳ対Ｖ
ｇｓ曲線（ＶＤＳ＝４５０ボルトにおける）を図９の通
常のＬＶＴＦＴ特性ＩＤＳ対Ｖｇｓ曲線（ＶＤＳ＝２０
ボルト）と比較してみると、スイッチング用ＬＶＴＦＴ
は例えば０ボルトをゲートに印加することによってオフ
になる際に約１０−９．５アンペアの漏洩電流が流れる
のが理解できる（図９参照）。オフ状態にあるＨＶＴＦ
Ｔを経由する対向漏洩電流（１０−９．５アンペア）に
よって約−０．８ボルト（図３参照）のゲート電圧（Ｖ
ＧＳ）または約１．５ボルトの基準ＨＶＴＦＴ閾値電圧
（ＶＴＨ）より約２．３ボルト低い電圧が生じる。
【００２５】ＨＶＴＦＴを通る通常のスイッチングＬＶ
ＴＦＴより高い漏洩電流は常にＨＶＴＦＴをオフ状態に
なし、その閾値電圧より充分低くなすため、それによっ
てハードオフ状態が生じ、これがＶＺ シフトの不安定
を招来する。ＶＸ のシフトが起こる率はその差分の倍
率とハードオフ状態の存在する時間的長さに強く依存す
る。 ゲート電圧がＨＶＴＦＴの閾値電圧直下に維持されてい
るとすれば（約０．５ボルト程度）破壊は起こらない。
ＴＦＴより高い漏洩電流は常にＨＶＴＦＴをオフ状態に
なし、その閾値電圧より充分低くなすため、それによっ
てハードオフ状態が生じ、これがＶＺ シフトの不安定
を招来する。ＶＸ のシフトが起こる率はその差分の倍
率とハードオフ状態の存在する時間的長さに強く依存す
る。 ゲート電圧がＨＶＴＦＴの閾値電圧直下に維持されてい
るとすれば（約０．５ボルト程度）破壊は起こらない。
【００２６】パストランジスタにおける過渡特性がもと
でスイッチング用トランジスタのゲート電圧を０ボルト
に保つことは可能ではない。パストランジスタ３６がス
イッチング用トランジスタ３８のゲートを急速に充放電
するとき、破線で描かれているコンデンサ６０で表され
る付加容量がパストランジスタのゲート電極とドレイン
電極の間に介在するようになる。よって、スイッチング
用トランジスタ３８がオフ状態に切り替わり、パストラ
ンジスタ３６のゲートが２４ボルトから０ボルトへ急速
に放電してその電位においてスイッチング用トランジス
タがフローティングし得るようになす際には、付加容量
６０はスイッチング用トランジスタのゲートを数ボルト
電圧降下させる（例：０ボルトではなく−４ボルトに）
。図４と図９の特性曲線を比較すれば、新鮮な、ストレ
スのかかっていない−４ボルトにあるＬＶＴＦＴを通る
漏洩電流は約１０−１１．１ アンペアとなり、ＨＶＴ
ＦＴを通る対向電流は約−５ボルトのＶＧＳを発生させ
る。 これは閾値電圧より６．５ボルト低く、ＨＶＴＦＴに深
い空乏状態を発生させるため、急速にＶＸ の不安定性
を引き起こすことになる。
でスイッチング用トランジスタのゲート電圧を０ボルト
に保つことは可能ではない。パストランジスタ３６がス
イッチング用トランジスタ３８のゲートを急速に充放電
するとき、破線で描かれているコンデンサ６０で表され
る付加容量がパストランジスタのゲート電極とドレイン
電極の間に介在するようになる。よって、スイッチング
用トランジスタ３８がオフ状態に切り替わり、パストラ
ンジスタ３６のゲートが２４ボルトから０ボルトへ急速
に放電してその電位においてスイッチング用トランジス
タがフローティングし得るようになす際には、付加容量
６０はスイッチング用トランジスタのゲートを数ボルト
電圧降下させる（例：０ボルトではなく−４ボルトに）
。図４と図９の特性曲線を比較すれば、新鮮な、ストレ
スのかかっていない−４ボルトにあるＬＶＴＦＴを通る
漏洩電流は約１０−１１．１ アンペアとなり、ＨＶＴ
ＦＴを通る対向電流は約−５ボルトのＶＧＳを発生させ
る。 これは閾値電圧より６．５ボルト低く、ＨＶＴＦＴに深
い空乏状態を発生させるため、急速にＶＸ の不安定性
を引き起こすことになる。
【００２７】すでに述べたごとく、アモルファスシリコ
ントランジスタにおける閾値電圧シフト現象は通常ＨＶ
ＴＦＴにおけるＶＸ の不安定性の問題を悪化させる。 図４並びに図９から明らかにし得るように、ＶＴＨが上
昇すれば、時間の経過に従う特性ＩＤＳ対ＶＧＳ曲線が
右方シフトしまた高いゲート電圧が装置をオン状態にな
すために必要とされる。例えば、ＨＶＴＦＴ装置が新し
ければ、ＶＴＨは一般に約１．５ボルトにある。装置が
使用するにつれ時間とともにストレスを増して来れば、
ＶＴＨは２ないし３、あるいはそれ以上の電圧にまで上
昇する（図４では２ボルトを描いている）。ＬＶＴＦＴ
におけるＶＴＨシフトがＶＧＳ＝０ボルトにおけるオフ
電流を発生させて実質的な（約１０−９．５から約１０
−１１．２ へ）降下を招く。ＨＶＴＦＴとＬＶＴＦＴ
を通過する電流が対向するカスコード回路において、こ
のＨＶＴＦＴを通過する減少したオフ電流は上方にシフ
トした閾値電圧より充分低いＶＧＳを発生させる。その
結果としてＨＶＴＦＴはさらにストレスに曝され、ＶＸ
をさらに右方へとシフトさせることになる。
ントランジスタにおける閾値電圧シフト現象は通常ＨＶ
ＴＦＴにおけるＶＸ の不安定性の問題を悪化させる。 図４並びに図９から明らかにし得るように、ＶＴＨが上
昇すれば、時間の経過に従う特性ＩＤＳ対ＶＧＳ曲線が
右方シフトしまた高いゲート電圧が装置をオン状態にな
すために必要とされる。例えば、ＨＶＴＦＴ装置が新し
ければ、ＶＴＨは一般に約１．５ボルトにある。装置が
使用するにつれ時間とともにストレスを増して来れば、
ＶＴＨは２ないし３、あるいはそれ以上の電圧にまで上
昇する（図４では２ボルトを描いている）。ＬＶＴＦＴ
におけるＶＴＨシフトがＶＧＳ＝０ボルトにおけるオフ
電流を発生させて実質的な（約１０−９．５から約１０
−１１．２ へ）降下を招く。ＨＶＴＦＴとＬＶＴＦＴ
を通過する電流が対向するカスコード回路において、こ
のＨＶＴＦＴを通過する減少したオフ電流は上方にシフ
トした閾値電圧より充分低いＶＧＳを発生させる。その
結果としてＨＶＴＦＴはさらにストレスに曝され、ＶＸ
をさらに右方へとシフトさせることになる。
【００２８】カスコード回路による解決方法は付加容量
に起因するスイッチング効率の問題を克服するためとし
て公知であるが、アモルファスシリコンによるこれに実
現ではＶＸ シフト現象というゴーストを発生させる。 並列空間荷電制限分流器４０を有する新型ＬＶＴＦＴの
導入によりＨＶＴＦＴの安定性が向上し得ることを私は
発見した。装置を不安定な状態になすハードオフ状態を
回避することで、新型漏電性ＬＶＴＦＴはＨＶＴＦＴに
発生するＶＸ シフトを予防するのみならず、現実には
回路をあらゆる条件下で安定にしている。
に起因するスイッチング効率の問題を克服するためとし
て公知であるが、アモルファスシリコンによるこれに実
現ではＶＸ シフト現象というゴーストを発生させる。 並列空間荷電制限分流器４０を有する新型ＬＶＴＦＴの
導入によりＨＶＴＦＴの安定性が向上し得ることを私は
発見した。装置を不安定な状態になすハードオフ状態を
回避することで、新型漏電性ＬＶＴＦＴはＨＶＴＦＴに
発生するＶＸ シフトを予防するのみならず、現実には
回路をあらゆる条件下で安定にしている。
【００２９】スイッチング用トランジスタと並列の空間
荷電電流制限分流器４０はＨＶＴＦＴ１６以上に漏電性
ＬＶＴＦＴ３８が常に漏洩するよう保証するものである
。よって、回路が二つの直列接続トランジスタ対を通過
する漏洩のある状態に到達しようとすると、ゲートから
ソースへのＨＶＴＦＴ電位における閾値電圧を大幅に下
回る降下が予防される（ＶＴＨ以下で約１ボルトを超過
しない）。
荷電電流制限分流器４０はＨＶＴＦＴ１６以上に漏電性
ＬＶＴＦＴ３８が常に漏洩するよう保証するものである
。よって、回路が二つの直列接続トランジスタ対を通過
する漏洩のある状態に到達しようとすると、ゲートから
ソースへのＨＶＴＦＴ電位における閾値電圧を大幅に下
回る降下が予防される（ＶＴＨ以下で約１ボルトを超過
しない）。
【００３０】図４および図８に戻ると、漏洩性スイッチ
ング用トランジスタ３８が０ボルトでオフ状態になると
き、これを通過する電流は約１０−８アンペアであるこ
とがわかる。ＨＶＴＦＴを通過する対向電流はゲート電
位を約０．５ボルトに押し上げる。ゲート電位は閾値電
圧より約１ボルト低いので、ｖＸ シフトは最小限に抑
止されるかまたは可能な限り予防される。スイッチング
用トランジスタのゲートを０ボルトではなく−４ボルト
になす付加容量６０の効果についても、図８から漏洩電
流が実質的に同一であると読み取ることができる。同様
に、新型漏電性ＬＶＴＦＴが経時的な閾値電圧の右方シ
フトに耐えるので、漏洩電流も実質的に同一量になる。
ング用トランジスタ３８が０ボルトでオフ状態になると
き、これを通過する電流は約１０−８アンペアであるこ
とがわかる。ＨＶＴＦＴを通過する対向電流はゲート電
位を約０．５ボルトに押し上げる。ゲート電位は閾値電
圧より約１ボルト低いので、ｖＸ シフトは最小限に抑
止されるかまたは可能な限り予防される。スイッチング
用トランジスタのゲートを０ボルトではなく−４ボルト
になす付加容量６０の効果についても、図８から漏洩電
流が実質的に同一であると読み取ることができる。同様
に、新型漏電性ＬＶＴＦＴが経時的な閾値電圧の右方シ
フトに耐えるので、漏洩電流も実質的に同一量になる。
【００３１】図８に示した負のゲート電圧時における比
較的高く平坦な応答性は漏電性ＬＶＴＦＴのオフ状態に
おいて分流器が優位であって本装置がＨＶＴＦＴ以上に
漏電性が高いことを示している。オン状態においては、
回路の動作は影響を受けない。本新型装置のオフ状態で
の漏洩応答性は、ＨＶＴＦＴのオフ状態ＶＧＳが常にＶ
ＴＨの直下にあることを保証している。これは、本装置
が上方にシフトし、追従し、そしてそれによって自装置
をＨＶＴＦＴのＶＴＨシフトにあわせて調節するためで
ある。
較的高く平坦な応答性は漏電性ＬＶＴＦＴのオフ状態に
おいて分流器が優位であって本装置がＨＶＴＦＴ以上に
漏電性が高いことを示している。オン状態においては、
回路の動作は影響を受けない。本新型装置のオフ状態で
の漏洩応答性は、ＨＶＴＦＴのオフ状態ＶＧＳが常にＶ
ＴＨの直下にあることを保証している。これは、本装置
が上方にシフトし、追従し、そしてそれによって自装置
をＨＶＴＦＴのＶＴＨシフトにあわせて調節するためで
ある。
【００３２】本開示は例示するための手段としてのみ作
成されたものであり、細部における製作時の数多くの変
更および部品の組み合せ並びに配置は、この後の請求項
に見る発明の本質と主題から出発することなしに為し得
ないことは理解されるべきである。
成されたものであり、細部における製作時の数多くの変
更および部品の組み合せ並びに配置は、この後の請求項
に見る発明の本質と主題から出発することなしに為し得
ないことは理解されるべきである。
【図１】 必須の薄膜印字ヘッドの模式的表現である
。
。
【図２】 図１のアレイの単一セルの模式的表現であ
る。
る。
【図３】 ＶＸ シフトを示すアモルファスシリコン
ＨＶＴＦＴの特性ＩＤＳ対ＶＤＳ曲線である。
ＨＶＴＦＴの特性ＩＤＳ対ＶＤＳ曲線である。
【図４】 閾値電圧（ＶＴＨ）シフトを示すアモルフ
ァスシリコンＨＶＴＦＴの特性ＩＤＳ対ＶＤＳ曲線であ
る。
ァスシリコンＨＶＴＦＴの特性ＩＤＳ対ＶＤＳ曲線であ
る。
【図５】 本発明の主題である改良型カスコードドラ
イバーの単一セルの模式的表現の説明図である。
イバーの単一セルの模式的表現の説明図である。
【図６】 必須の空間荷電制限並列電流経路を伴う改
良型低電圧薄膜トランジスタの模式的平面図である。
良型低電圧薄膜トランジスタの模式的平面図である。
【図７】 ＡおよびＢは図６のＡ−Ａ線およびＢ−Ｂ
線に実質的に沿った模式的断面図で本装置のゲート化し
た部分およびゲート化していない部分を示している。
線に実質的に沿った模式的断面図で本装置のゲート化し
た部分およびゲート化していない部分を示している。
【図８】 図６の改良型空間荷電制限分流化ＬＶＴＦ
ＴのＩＤＳ対ＶＤＳ曲線である。
ＴのＩＤＳ対ＶＤＳ曲線である。
【図９】 通常のアモルファスシリコンＬＶＴＦＴの
ＩＤＳ対ＶＤＳ曲線である。
ＩＤＳ対ＶＤＳ曲線である。
１０ 印字ヘッド、１２ 印字針、１４ ＬＶＴ
ＦＴ、１６ 薄膜高電圧トランジスタ、１８ ドレ
イン電極、２０ 高電圧バス、２２ 負荷抵抗、２
４ ソース電極、２６ 接地バス、２８ データ
線、３０ アドレス線、３２ ゲート電極、３４
コンデンサ、３６ 低電圧薄膜パストランジスタ、
３８ 低電圧薄膜スイッチング用トランジスタ、４０
空間荷電制限分流器、４２ 基板、４４導電ゲー
ト電極層、４６ ゲート誘電層、４８ アモルファ
スシリコン電位転送層、５０，５２ ドレイン電極、
５４，５６ ドレイン端子、５８ 最上部誘電層、
６０ コンデンサ
ＦＴ、１６ 薄膜高電圧トランジスタ、１８ ドレ
イン電極、２０ 高電圧バス、２２ 負荷抵抗、２
４ ソース電極、２６ 接地バス、２８ データ
線、３０ アドレス線、３２ ゲート電極、３４
コンデンサ、３６ 低電圧薄膜パストランジスタ、
３８ 低電圧薄膜スイッチング用トランジスタ、４０
空間荷電制限分流器、４２ 基板、４４導電ゲー
ト電極層、４６ ゲート誘電層、４８ アモルファ
スシリコン電位転送層、５０，５２ ドレイン電極、
５４，５６ ドレイン端子、５８ 最上部誘電層、
６０ コンデンサ
Claims (1)
- 【請求項１】 高電圧薄膜トランジスタを実質的にそ
の高電圧域全体にわたってスイッチング動作させるため
のカスコード回路であって、前記高電圧薄膜トランジス
タと直列に接続された低電圧薄膜トランジスタを含み、
前記トランジスタの各々がソース電極、ドレイン電極、
およびゲート電極を有し、前記高電圧トランジスタの前
記ドレイン電極が高電圧源に接続され、前記高電圧トラ
ンジスタのソース電極が前記低電圧トランジスタの前記
ドレインに接続され、さらに前記低電圧トランジスタの
前記ソース電極が基準電位源に接続されてなるカスコー
ド回路において、前記低電圧トランジスタの前記ソース
電極と前記ドレイン電極の間で前記低電圧トランジスタ
と並列に接続された薄膜空間電位制限用分流器を含む改
良。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/565,767 US5073723A (en) | 1990-08-10 | 1990-08-10 | Space charge current limited shunt in a cascode circuit for hvtft devices |
| US565767 | 1990-08-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04234217A true JPH04234217A (ja) | 1992-08-21 |
| JP2728808B2 JP2728808B2 (ja) | 1998-03-18 |
Family
ID=24260004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3195353A Expired - Fee Related JP2728808B2 (ja) | 1990-08-10 | 1991-08-05 | カスコード回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5073723A (ja) |
| EP (1) | EP0470850B1 (ja) |
| JP (1) | JP2728808B2 (ja) |
| DE (1) | DE69125434T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274279A (en) * | 1988-05-17 | 1993-12-28 | Seiko Epson Corporation | Thin film CMOS inverter |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| US5237346A (en) * | 1992-04-20 | 1993-08-17 | Xerox Corporation | Integrated thin film transistor electrographic writing head |
| US5166960A (en) * | 1992-04-20 | 1992-11-24 | Xerox Corporation | Parallel multi-phased a-Si shift register for fast addressing of an a-Si array |
| FI925452A7 (fi) * | 1992-11-30 | 1994-05-31 | Nokia Telecommunications Oy | Arrangemang foer oeverfoering av effekt fraon en stroembegraensad krets vid oeverbelastning |
| US6022770A (en) * | 1998-03-24 | 2000-02-08 | International Business Machines Corporation | NVRAM utilizing high voltage TFT device and method for making the same |
| US8598937B2 (en) * | 2011-10-07 | 2013-12-03 | Transphorm Inc. | High power semiconductor electronic components with increased reliability |
| EP2784816A1 (en) * | 2013-03-28 | 2014-10-01 | Nxp B.V. | Cascode semiconductor device |
| CN110661417B (zh) * | 2018-06-29 | 2021-07-27 | 中国科学院微电子研究所 | 一种电压传输电路及相关电路结构 |
| US10848153B2 (en) | 2018-11-30 | 2020-11-24 | Micron Technology, Inc. | Leakage current reduction in electronic devices |
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| JPH02182024A (ja) * | 1989-01-06 | 1990-07-16 | Nec Corp | 電界効果トランジスタ集積回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151810B1 (ja) * | 1979-12-28 | 1986-11-11 | Int Rectifier Corp | |
| FR2524714B1 (fr) * | 1982-04-01 | 1986-05-02 | Suwa Seikosha Kk | Transistor a couche mince |
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| US4752814A (en) * | 1984-03-12 | 1988-06-21 | Xerox Corporation | High voltage thin film transistor |
| US4719481A (en) * | 1984-12-04 | 1988-01-12 | Xerox Corporation | Electrographic ion writing head driver system |
| FR2593632B1 (fr) * | 1986-01-27 | 1988-03-18 | Maurice Francois | Ecran d'affichage a matrice active et procedes de realisation de cet ecran |
| US5032883A (en) * | 1987-09-09 | 1991-07-16 | Casio Computer Co., Ltd. | Thin film transistor and method of manufacturing the same |
| US4960719A (en) * | 1988-02-04 | 1990-10-02 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
| US4998146A (en) * | 1989-05-24 | 1991-03-05 | Xerox Corporation | High voltage thin film transistor |
-
1990
- 1990-08-10 US US07/565,767 patent/US5073723A/en not_active Expired - Lifetime
-
1991
- 1991-08-05 JP JP3195353A patent/JP2728808B2/ja not_active Expired - Fee Related
- 1991-08-09 DE DE69125434T patent/DE69125434T2/de not_active Expired - Fee Related
- 1991-08-09 EP EP91307321A patent/EP0470850B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02182024A (ja) * | 1989-01-06 | 1990-07-16 | Nec Corp | 電界効果トランジスタ集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69125434T2 (de) | 1997-08-28 |
| EP0470850B1 (en) | 1997-04-02 |
| US5073723A (en) | 1991-12-17 |
| JP2728808B2 (ja) | 1998-03-18 |
| EP0470850A3 (en) | 1992-06-03 |
| EP0470850A2 (en) | 1992-02-12 |
| DE69125434D1 (de) | 1997-05-07 |
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