JPH09265110A - アクティブマトリックスパネル - Google Patents

Abstract

(57)【要約】 【課題】従来は、電極パッドに直接サージ電圧が印加さ
れた場合に、静電気保護手段では薄膜トランジスタの特
性を保護することは出来なかった。 【解決手段】アドレス配線４１と信号配線４２とが交差
する点には、薄膜トランジスタ４３が接続される。アド
レス配線４１と信号配線４２には、薄膜トランジスタ４
３に電圧を印加する電極パッド４４、４５が設けられ、
その間に静電気を緩和するショートリング４６が配置さ
れる。ショートリング４６と、信号配線４２とは、静電
気保護手段４７を介して接続される。信号配線４２上の
点Ｂとショートリング４６上の点Ｃとの間には、コンデ
ンサ５４が接続される。信号配線４２上の点Ａと点Ｂと
の間には、抵抗５２が挿入される。この様な構成によ
り、サージ電圧による電流を静電気保護手段４７と抵抗
５２、コンデンサ５４との所定の時定数にすることで、
薄膜トランジスタ４３の特性を劣化させない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
ックスパネルに係り、特に静電気保護手段が設けられた
アクティブマトリックスパネルに関する。

【０００２】

【従来の技術】近年ノートブックタイプのパーソナルコ
ンピュータの販売台数は急速に増加しており、それと合
わせてマイクロプロセッサの高性能化、ディスプレイの
カラー化を始めとする高性能化が急速に進んでいる。

【０００３】現在ノートブックタイプのパーソナルコン
ピュータのディスプレイとしては、白黒及びカラーの液
晶表示装置として液晶ディスプレイＬＣＤ(Liquid Crys
talDisplay)が使用されている。ＬＣＤは低消費電力を
特徴としている。

【０００４】しかし、液晶表示装置を構成する物質の大
半は絶縁物であるため、液晶表示装置の製造工程中に静
電気が蓄積され、蓄積された静電気が液晶表示装置内で
放電する可能性がある。

【０００５】また、トランジスタを各画素のスイッチン
グ素子としてマトリックス状に配列するアクティブマト
リックスパネル型の液晶表示装置では、静電気が画質を
著しく劣化させる原因となる。

【０００６】また、画素に印加される電圧を制御するた
めに、導電性配線からなるアドレス配線と信号配線とが
絶縁物を介して格子状に配置される。そのため静電気に
よりアドレス配線と信号配線との間の電位差が大きくな
ると、アドレス配線と信号配線との間に設けられる絶縁
膜が破壊されるといった問題が生じる。

【０００７】絶縁膜が破壊されると、アドレス配線と信
号配線との間がショートし、アドレス配線と信号配線と
に与えられる信号が正確にトランジスタに伝達されず、
画素の電圧制御が行えず、液晶表示装置に点欠陥や線欠
陥等が生じ画質が著しく劣化することになる。

【０００８】また、アドレス配線間や信号配線間あるい
はアドレス配線と信号配線との間に生じた静電気による
電位差は、薄膜トランジスタ間のショートやトランジス
タ等の素子特性を劣化させ、点欠陥や線欠陥等をもたら
し、画質を劣化させていた。

【０００９】上述される様な問題に対して、従来以下の
様な構成によって、静電気による問題を解消していた。
以下、従来のアクティブマトリックスパネルの構成につ
いて、図面を参照しながら説明する。

【００１０】図８は、アクティブマトリックスパネルの
回路図である。複数のアドレス配線１１と複数の信号配
線１２とがマトリックス状に配置される。アドレス配線
１１と信号配線１２との交点には、画素を制御するスイ
ッチング素子として薄膜トランジスタ１３(Thin Film T
ransistor)が接続される。アドレス配線１１あるいは信
号配線１２の終端には、薄膜トランジスタ１３に電力を
供給する電極パッド１４、１５が設けられる。薄膜トラ
ンジスタ１３が配置される表示領域と電極パッド１４、
１５との間には、導電性の配線で形成されるショートリ
ング１６が設けられる。ショートリング１６とアドレス
配線１１あるいは信号配線１２とは、静電気保護手段１
７を介して接続される。

【００１１】この様な構成からなるアクティブマトリッ
クスパネルの動作について説明する。電極パッド１４、
１５からアドレス配線１１あるいは信号配線１２を介し
て薄膜トランジスタ１３に、所定の電圧が印加され、印
加された電圧によって薄膜トランジスタ１３を動作させ
画素を制御し、液晶表示装置に所望の図柄を表示する。
ここで、液晶表示装置の製造装置とアクティブマトリッ
クスパネルとの間の摩擦や剥離帯電によって、表示領域
内に電位差が発生したとする。

【００１２】具体的には、アドレス配線１１ａとアドレ
ス配線１１ｂとの間に電位差が生じることになる。この
電位差は、経路１８（アドレス配線１１ａ→静電気保護
手段１７→ショートリング１６→静電気保護手段１７→
アドレス配線１１ｂ）に示される通路を通り緩和され、
薄膜トランジスタ１３の静電破壊を防止する。

【００１３】

【発明が解決しようとする課題】しかしながら、上記の
様な構成からなるアクティブマトリックスパネルでは、
アクティブマトリックスパネル外部との静電気による放
電で電極パッドに直接サージ電圧が印加された場合、静
電気保護手段では完全に薄膜トランジスタを保護するこ
とができないという問題があった。

【００１４】また、静電気が直接電極パッドに印加され
るのは、液晶表示装置の基板周辺と液晶表示装置を製造
する製造装置の基板との間に電位差が発生した場合であ
り、この電位差により液晶表示装置の基板端に設けられ
た導電性を持つ電極パッドに静電放電が生じる。

【００１５】アドレス配線や信号配線へ電力を供給する
電極パッドにサージ電圧が印加されると、薄膜トランジ
スタ等で構成される表示領域内にも影響を及ぼす。これ
は、サージ電圧がアドレス配線や信号配線に、駆動波形
を印加する代わりに短時間ながら高電圧のパルスを印加
することと同一である。すると信号配線やアドレス配線
を通って薄膜トランジスタにも高電圧のパルスが印加さ
れることになり、アドレス配線と信号配線との間の層間
ショートや薄膜トランジスタ内での層間ショートを起こ
すといった問題があった。

【００１６】また、電極パッドで静電放電が生じた場合
には、上述した層間ショートが発生しない様な弱いサー
ジ電圧でも液晶表示装置の表示欠陥が発生することもあ
る。薄膜トランジスタは短時間であっても高電圧が印加
されたり、層間ショートが発生しない弱い静電放電で
も、電気的なストレスによって、薄膜トランジスタの特
性が変化し、画素の電圧制御を困難にするといった問題
もあった。

【００１７】具体的には、サージ電圧がアドレス配線あ
るいは信号配線の電極パッドに印加されると、薄膜トラ
ンジスタのしきい値電圧が変動し画素に十分な電圧を与
えることができなくなり、その結果表示欠陥となる。

【００１８】したがって、静電気保護手段は、アドレス
配線間や信号配線間あるいは信号配線とアドレス配線と
の間の不均一な電位差をなくすことはできるが、電極パ
ッドからの静電気により生じる電位差をなくし均一の電
圧にすることは困難である。

【００１９】また、蓄積された静電気により発生するサ
ージ電圧が、直接電極パッドに印加される場合には、液
晶表示装置を構成する薄膜トランジスタの特性を劣化さ
せることなく、十分に短い時間でアドレス配線間や信号
配線間あるいはアドレス配線と信号線との間の電位差を
なくすことは困難である。

【００２０】そこで、本発明は上記従来の問題点に鑑み
てなされたもので、静電気によるサージ電圧が、信号配
線やアドレス配線に接続される電極パッドに印加された
場合でも、薄膜トランジスタの特性を劣化させず、長期
間劣化することのない安定した薄膜トランジスタの特性
を持つアクティブマトリックスパネルの提供を目的とす
る。

【００２１】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、液晶を駆動するマトリックス状に配置
された複数の画素と、前記画素に接続され、前記画素の
スイッチングを行う複数のスイッチング素子と、前記ス
イッチング素子のソース電極あるいはドレイン電極に接
続される複数の信号配線と、前記スイッチング素子のゲ
ート電極に接続され、前記信号配線と交差して配置され
る複数のアドレス配線と、前記アドレス配線に接続さ
れ、前記ソース電極あるいはドレイン電極に電圧を印加
する第１の電極パッドと、前記信号配線に接続され、前
記ゲート電極に電圧を印加する第２の電極パッドと、前
記信号配線あるいは前記アドレス配線の内少なくともど
ちらか一方に一端が接続され、他端が補助配線に接続さ
れる第１静電気保護手段と、前記第１静電気保護手段と
並列に接続され、前記第１静電気保護手段の時定数より
大きな時定数を持つ第２静電気保護手段とから構成され
る。

【００２２】

【発明の実施の形態】以下、本発明の実施例を図面を参
照しながら説明していく。図１は、アクティブマトリッ
クスパネルの第１実施例の回路図で、図２はアクティブ
マトリックスパネルの第１実施例に係る第１静電気保護
手段の回路図で、図３は、アクティブマトリックスパネ
ルの第１実施例に係る第１静電気保護手段及び第２静電
気保護手段周辺の回路図で、図４は、パラメータ（Ｒ２
・Ｃ２／Ｒ１・Ｃ１）と薄膜トランジスタのしきい値と
の関係を示すグラフで、図５は薄膜トランジスタ及び補
助容量の断面図で、図６は、アクティブマトリックスパ
ネルの第１実施例に係る第１静電気保護手段及び第２静
電気保護手段周辺の平面図である。

【００２３】アドレス配線４１と信号配線４２とは互い
に直交するマトリックス状に配置される。アドレス配線
４１と信号配線４２とが交差する点には、スイッチング
素子として薄膜トランジスタ４３（スイッチング素子）
が接続される。アドレス配線４１と信号配線４２との電
気的な接続がない部分には絶縁物が設けられ、アドレス
配線４１と信号配線４２とのショートを防いでいる。薄
膜トランジスタ４３には、液晶表示を行う画素４０が接
続される。アドレス配線４１と信号配線４２との終端に
は、薄膜トランジスタ４３に駆動用の電圧を印加する電
極パッド４４（第１電極パッド）、４５（第２電極パッ
ド）が設けられる。画素４０と薄膜トランジスタ４３と
が配置される液晶表示領域と、電極パッド４４、４５と
の間には、液晶表示領域におこる静電気を緩和するため
に、導電性を持つショートリング４６（補助配線）が配
置される。ショートリング４６と、信号配線４２とは、
静電気保護手段４７（第１静電気保護手段）を介して接
続される。静電気保護手段４７の一端は、アドレス配線
４１あるいは信号配線４２の点Ａ（ノードＡ）に、他端
はショートリング４６の所定の位置に接続される。ま
た、ショートリング４６とアドレス配線４１とは静電気
保護手段４７を介して接続される。静電気保護手段４７
の一端は、信号配線４２の点Ａ（ノードＡ）に、他端は
ショートリング４６の所定の位置に接続される。

【００２４】また、信号配線４２上の点Ｂ（ノードＢ）
とショートリング４６上の点Ｃ（ノードＣ）との間に
は、コンデンサ５４（第２静電気保護手段、蓄電素子）
が接続される。コンデンサ５４の容量はＣ２である。ま
た、信号配線４２上の点Ａ（ノードＡ）と点Ｂ（ノード
Ｂ）との間には、抵抗５２（第２静電気保護手段）が挿
入される。抵抗５２の抵抗値はＲ２である。

【００２５】次に、図２を参照して静電気保護手段４７
とその周辺の回路構成について説明する。静電気保護手
段４７は、ｎチャネルエンハンスメント型トランジスタ
１２（ａ）とｎチャネルエンハンスメント型トランジス
タ１２（ｂ）とから構成される。トランジスタ１２
（ａ）のソース電極（あるいはドレイン電極）とトラン
ジスタ１２（ｂ）のドレイン電極（あるいはソース電
極）とを接続し、互いのゲート電圧を、相異なるソース
電極あるいはドレイン電極に接続する回路である。この
構成によると、しきい値電圧前後で高いオンオフ比を得
ることができる。また、トランジスタ１２（ａ）、１２
（ｂ）には、容量値Ｃ１の既存コンデンサ１１０
（ａ）、１１０（ｂ）が内部容量としてある。また、ｎ
チャネルエンハンスメント型トランジスタ１２（ａ）、
１２（ｂ）の一端は、配線抵抗１０４（ａ）、１０４
（ｂ）、１０９を介してアースされ、他端はノードＡに
配線抵抗１００、１０１（ａ）、１０１（ｂ）を介して
接続される。ノードＢとノードＣとの間に接続される容
量Ｃ２のコンデンサ５４は、ショートリング４６を介し
てアースされる。ここで、配線抵抗１００、１０１
（ａ）、１０４（ａ）、１０９の抵抗値の総和をＲ１と
する。また、配線抵抗１００、１０１（ｂ）、１０４
（ｂ）、１０９の抵抗値の総和をＲ１とする。電極パッ
ド４５側のノードＡとノードＢとの間には抵抗値Ｒ２な
る抵抗５２が挿入される。

【００２６】仮に、電極パッド４５から印加される電圧
が正であれば、トランジスタ１２（ａ）が導通し、電圧
が負であれば、トランジスタ１２（ｂ）が導通する。前
述した静電気保護手段４７の構成とは異なる構成例を図
３を参照して説明する。

【００２７】まず、図３（ａ）の構成は、２つのダイオ
ードを互いに逆向きに並列に接続した回路である。この
構成によると、薄膜トランジスタ４３のスイッチング速
度を速くできる。

【００２８】また、図３（ｂ）の構成は、抵抗とコンデ
ンサとを直列に接続した回路である。この構成による
と、静電気保護手段４７の構成が簡潔になり製造コスト
を低減させる。

【００２９】この様な構成をする静電気保護手段４７及
び抵抗５２及びコンデンサ５４に、電極パッド４５から
サージ電圧が印加された場合は、時定数Ｒ１・Ｃ１で与
えられる時間の遅れを伴って所定のトランジスタが導通
される。ノードＢの電圧は、サージ電圧による電流がコ
ンデンサ５４を介して放電されるため、時定数Ｒ２・Ｃ
２で立ち上がる。時定数Ｒ２・Ｃ２とＲ１・Ｃ１との関
係を式（１）の様にする。

【００３０】

【数１】Ｒ２・Ｃ２＞Ｒ１・Ｃ１…（１） 式（１）に示される関係にすれば、トランジスタ１２
（ａ）あるいは１２（ｂ）が導通するまでの間、ノード
Ｂの電圧を低く保つことができるため、サージ電圧によ
る画素４０を構成する薄膜トランジスタ４３の特性の劣
化を減少させることができる。

【００３１】ここで、図４を参照してサージ電圧と薄膜
トランジスタ４３との関係について説明する。信号配線
４２の電極パッド４５に５００［Ｖ］のサージ電圧を印
加し、その電極パッド４５に一番近い薄膜トランジスタ
４３のしきい値電圧の変化を、パラメータを（Ｒ２・Ｃ
２／Ｒ１・Ｃ１）として示す。

【００３２】パラメータ（Ｒ２・Ｃ２／Ｒ１・Ｃ１）＞
１の範囲を見ても明らかな様に、しきい値の変動量はほ
とんど見られない。この様な関係にパラメータを設定す
れば、しきい値の変動量を少なくすることができる。つ
まり、薄膜トランジスタ４３に電気的なストレスを与え
ることなく、安定した特性を常に得ることができる。

【００３３】次に、薄膜トランジスタ４３とコンデンサ
５４との積層構造について図５を参照して説明する。ガ
ラス基板６１上には、ゲート電極６２、キャパシタ電極
７２が形成される。ゲート電極６２、キャパシタ電極７
２を覆う様にゲート絶縁膜６３、キャパシタ絶縁膜７３
が設けられる。ゲート電極６２は、アドレス配線４１と
接続される。また、キャパシタ電極７２は、ショートリ
ング４６に接続される。

【００３４】コンデンサ５４は、薄膜トランジスタ４３
と同一工程で制作される。以下、薄膜トランジスタ４３
の構成について説明する。ゲート絶縁膜６３上には、ｉ
型半導体からなる活性層６４が配置され、活性層６４上
にはソース領域とドレイン領域とチャネル領域とが形成
される。活性層６４上には薄膜トランジスタ４３のチャ
ネル領域となる絶縁体からなるチャネル保護膜６５が形
成される。またソース領域及びドレイン領域に対応し
て、活性層６４とチャネル保護膜６５とに接触し、ｎ＋
型半導体からなるコンタクト層６６ａ、６６ｂが互いに
所定の間隔を持って設けられる。コンタクト層６６ａと
活性層６４とに接触してソース電極６７ａあるいはドレ
イン電極６７ｂが形成される。また、コンタクト層６６
ｂと活性層６４とに接触してソース電極６７ａあるいは
ドレイン電極６７ｂが設けられる。図５中では、ソース
電極６７ａに画素電極６８が接続され、ドレイン電極６
７ｂに信号配線４２が接続される。

【００３５】また、トランジスタ１２（ａ）、１２
（ｂ）も薄膜トランジスタ４３と同一工程で製作され
る。次に、コンデンサ５４の構成について説明する。

【００３６】キャパシタ絶縁膜７３上には、ｉ型半導体
７４とｎ＋半導体７６とが積層される。ｉ型半導体７４
とｎ＋半導体７６とを覆う様にキャパシタ電極７７がキ
ャパシタ絶縁膜７３上に形成される。

【００３７】ここで、ｉ型半導体７４は薄膜トランジス
タ４３の活性層６４がゲート保護膜６３上に形成される
と共にキャパシタ絶縁膜７３上に積層され、またｎ型半
導体７６は、コンタクト層６６ａ、６６ｂが活性層６４
に形成されると共にｉ型半導体７４上に積層される。ま
た、キャパシタ電極７７は、ソース電極６７ａ及びドレ
イン電極６７ｂがコンタクト層６６ａ、６６ｂ上に形成
されると共にｎ＋半導体７６上に形成される。

【００３８】この様に構成されるトランジスタ１２
（ａ）、１２（ｂ）を用いた静電気保護手段４７とその
周辺に具備される抵抗５２とコンデンサ５４との構成に
ついて図６を参照して説明する。

【００３９】トランジスタ１２（ａ）、１２（ｂ）は、
共通したソース電極６７ａ及びドレイン電極６７ｂに接
続される。トランジスタ１２（ａ）のゲート電極６２ａ
とドレイン電極６７ｂとは、スルーホール２０１ａによ
って電気的に接続される。ゲート電極６２ａとドレイン
電極６７ｂとは、電極パッド４５に接続される。また、
ソース電極６７ａとトランジスタ１２（ｂ）のゲート電
極６２ｂとはスルーホール２０１ｂによって接続され、
ソース電極６７ａとゲート電極６２ｂとはショートリン
グ４６に接続される。ショートリング４６はコンデンサ
５４に接続される。電極パッド４５とコンデンサ５４と
の間には、抵抗５２が接続される。活性層６４ａ（また
は活性層６４ｂ）上に形成されるチャネル保護膜６５
は、その一部がソース電極６７ａとドレイン電極６７ｂ
の下で、これらに接する流す様に形成される。

【００４０】ドレイン電極６７ｂの幅Ｗ１は、抵抗５２
の幅Ｗ２と比べて大きくする。また、ソース電極６７
ａ、ドレイン電極６７ｂとゲート電極６２とが重なり合
う部分の面積Ｓ１は、補助容量５４の電極面積Ｓ２より
も小さくする。この様な構成により、時定数Ｒ１・Ｃ１
と時定数Ｒ２・Ｃ２との関係が式（１）の様になり、サ
ージ電圧による薄膜トランジスタ４３の特性の劣化を減
少させることができる。

【００４１】以下、この様な構成からなるアクティブマ
トリックスパネルの第１実施例の動作について説明す
る。表示領域内に所望の図柄を表示するために画素４０
が制御される。画素４０を制御するためには、スイッチ
ング素子となる薄膜トランジスタ４３に所望の電圧を印
加しなければならない。電極パッド４４は、薄膜トラン
ジスタ４３のゲート電極６２に所望の電圧を印加する。
また電極パッド４５は、薄膜トランジスタ４３のソース
電極６７ａあるいはドレイン電極６７ｂに所望の電圧を
印加する。所望の電圧を印加された薄膜トランジスタ４
３は、接続される画素４０を逐次制御しながら所望の表
示を行っていく。

【００４２】ここで、電極パッド４５に静電気によるサ
ージ電圧が生じたとする。サージ電圧による電流は、静
電気保護手段４７と、抵抗５２及びコンデンサ５４との
時定数の関係（式（１））により、静電気保護手段４７
が導通するまでの時間は、抵抗５２を介して電流が流れ
るが、、その電流のほとんどがコンデンサ５４に蓄積さ
れ、静電気保護手段４７が導通した後は、サージ電圧に
よって流れる電流とコンデンサ５４とに蓄積された電荷
は、静電気保護手段４７を介してショートリング４６へ
と流れる。このためサージ電圧によって生じる電流は、
ほとんど薄膜トランジスタ４３に流れない。

【００４３】以上述べた様な第１実施例のアクティブマ
トリックスでは、静電気により信号配線４２の電極パッ
ド４５に直接サージ電圧が印加され、印加されたサージ
電圧によって流れる電流のほとんどが、静電気保護手段
４７を介してショートリング４６を通って液晶表示領域
外部に放電される。そのため、サージ電圧による電流が
薄膜トランジスタ４３に流れることはない。よって、薄
膜トランジスタ４３に高電圧が印加されず、薄膜トラン
ジスタ４３の特性の変化（劣化）を防止し、長期間安定
した液晶表示装置を使用することができる。さらに、サ
ージ電圧（高電圧のパルス）による、アドレス配線４１
と信号配線４２との層間ショートや薄膜トランジスタ４
３内の層間ショート等を回避することができる。また、
静電気保護手段４７や第２静電気保護手段（抵抗５２や
コンデンサ５４）を構成する要素は、薄膜トランジスタ
４３と同時に製造できるため、製造コストを低減させる
ことができる。

【００４４】次に、アクティブマトリックスパネルの第
２実施例の構成を図７を参照しながら説明する。なお、
上記第１実施例と同一構成要素には、同一符号を付し、
重複する説明は省略する。

【００４５】第２実施例の特徴は、静電気保護手段４７
と、抵抗５３及びコンデンサ５５とを、アドレス配線４
１とショートリング４６との間に並列に接続した構成と
し、電極パッド４４に放電された静電気によるサージ電
圧から薄膜トランジスタ４３を保護することである。

【００４６】図７は、アクティブマトリックスパネルの
第２実施例の回路図である。アドレス配線４１と信号配
線４２とは互いに直交する様にマトリックス状に配置さ
れる。アドレス配線４１と信号配線４２とが交差する点
には、スイッチング素子として薄膜トランジスタ４３が
接続される。薄膜トランジスタ４３には、液晶表示を行
う画素４０が接続される。アドレス配線４１と信号配線
４２との終端には、薄膜トランジスタ４３に駆動用の電
圧を印加する電極パッド４４、４５が設けられる。画素
４０と薄膜トランジスタ４３とが配置される液晶表示領
域と、電極パッド４４、４５との間には、液晶表示領域
に起こる静電気を緩和する、導電性を持つショートリン
グ４６が配置される。ショートリング４６と、アドレス
配線４１あるいは信号配線４２とは、静電気保護手段４
７（第１静電気保護手段）を介して接続される。静電気
保護手段４７の一端は、アドレス配線４１あるいは信号
配線４２の点Ａ（ノードＡ）に、他端はショートリング
４６の所定の位置に接続される。また、アドレス配線４
１あるいは信号配線４２上の点Ｂ（ノードＢ）とショー
トリング４６上の点Ｃ（ノードＣ）との間には、コンデ
ンサ５５（第２静電気保護手段）、５４（第２静電気保
護手段）が接続される。

【００４７】また、アドレス配線４１あるいは信号配線
４２上の点Ａ（ノードＡ）と点Ｂ（ノードＢ）との間に
は、抵抗５３（第２静電気保護手段）、５２（第２静電
気保護手段）が挿入される。静電気保護手段４７の構成
及び動作は、基本的に第１実施例と同一である。

【００４８】この様な構成からなるアクティブマトリッ
クスパネルの第２実施例の動作について説明する。表示
領域内に所望の図柄を表示するために画素４０が制御さ
れる。画素４０を制御するためには、スイッチング素子
となる薄膜トランジスタ４３に所望の電圧を印加しなけ
ればならない。電極パッド４４は、薄膜トランジスタ４
３のゲート電極６２に所望の電圧を印加する。また電極
パッド４５は、薄膜トランジスタ４３のソース電極６７
ａあるいはドレイン電極６７ｂに所望の電圧を印加す
る。所望の電圧を印加された薄膜トランジスタ４３は、
接続される画素４０を逐次制御しながら表示を行ってい
く。

【００４９】ここで、電極パッド４５に静電気によるサ
ージ電圧が生じたとする。サージ電圧による電流は、静
電気保護手段４７と、抵抗５２及びコンデンサ５４との
時定数の関係（式（１））により、抵抗５２に流れず、
静電気保護手段４７にそのほとんどが流れショートリン
グ４６を通って液晶表示領域外部に流れる。このためサ
ージ電圧によって生じる電流は、ほとんど薄膜トランジ
スタ４３に流れない。

【００５０】次に、電極パッド４４に静電気によるサー
ジ電圧が生じたとする。サージ電圧による電流は、静電
気保護手段４７と、抵抗５３及びコンデンサ５５との時
定数の関係（式（１））により、静電気保護手段４７が
導通するまでの時間は、抵抗５３を介して流れるが、そ
の電流のほとんどがコンデンサ５５に流れ、蓄積され
る。静電気保護手段４７が導通した後は、サージ電圧に
よって流れる電流及びコンデンサ５５に蓄積された電荷
は、静電気保護手段４７を介してショートリング４６へ
と流れる。このためサージ電圧によって生じる電流は、
ほとんど薄膜トランジスタ４３に流れない。

【００５１】以上述べた様な第２実施例のアクティブマ
トリックスでは、静電気により信号配線４２あるいはア
ドレス配線４１の電極パッド４５、４４に直接サージ電
圧が印加され、印加されたサージ電圧によって流れる電
流のほとんどが、静電気保護手段４７を介してショート
リング４６を通ってグランドに放電される。そのため、
サージ電圧による電流が薄膜トランジスタ４３に流れる
ことがない。つまり、薄膜トランジスタ４３に高電圧が
印加されず、薄膜トランジスタ４３の特性を変化（劣
化）させることがなく、長期間安定した液晶表示装置を
使用することができる。さらに、サージ電圧（高電圧の
パルス）による、アドレス配線４１と信号配線４２との
層間ショートや薄膜トランジスタ４３内の層間ショート
等を回避することができる。また、静電気保護手段４７
や第２静電気保護手段（抵抗５２、５３やコンデンサ５
４、５５）を構成する要素は、薄膜トランジスタ４３と
同時に製造されるため、製造コストを低減することがで
きる。

【００５２】また、静電気保護手段４７と、抵抗５２、
５３及びコンデンサ５４、５５とを、信号配線４２とア
ドレス配線４１とに設けることにより、電極パッド４
４、４５のサージ電圧に対する薄膜トランジスタ４３の
信頼性を向上させることができる。そのため、長期にわ
たって安定したトランジスタ特性を得ることができる。
また、静電気保護手段４７及び抵抗５２、５３とコンデ
ンサ５４、５５を半導体メモリ等に使用することもでき
る。

【００５３】なお、本発明は上記実施例に限定されず、
その主旨を逸脱しない範囲で種々変形して実施できるこ
とは言うまでもない。例えば、抵抗は、信号配線あるい
はアドレス配線と同一材料から構成されていても良い。

【００５４】

【発明の効果】以上説明した様に本発明によれば、静電
気によるサージ電圧が、信号配線やアドレス配線に接続
される電極パッドに印加された場合でも、薄膜トランジ
スタの特性を劣化させず、長期間にわたって安定したト
ランジスタ特性を得ることができる。

【図面の簡単な説明】

【図１】 本発明のアクティブマトリックスパネルの第
１実施例の回路図

【図２】 本発明のアクティブマトリックスパネルの第
１実施例に係る第１静電気保護手段及び第２静電気保護
手段周辺の回路図

【図３】 本発明のアクティブマトリックスパネルの第
１実施例に係る第１静電気保護手段の回路図

【図４】 パラメータ（Ｒ２・Ｃ２／Ｒ１・Ｃ１）と薄
膜トランジスタのしきい値との関係を示すグラフ

【図５】 本発明のアクティブマトリックスパネルの第
１実施例に係る薄膜トランジスタ及び補助容量の断面図

【図６】 本発明のアクティブマトリックスパネルの第
１実施例に係る第１静電気保護手段及び第２静電気保護
手段周辺の平面図

【図７】 本発明のアクティブマトリックスパネルの第
２実施例の回路図

【図８】 従来のアクティブマトリックスパネルの回路
図

【符号の説明】

１２、１２ａ、１２ｂ 信号配線 ４０ 画素 ４１ アドレス配線 ４２ 信号配線 ４３、４３ａ、４３ｂ 薄膜トランジスタ ４４、４５ 電極パッド ４６ ショートリング ４７ 静電気保護手段（第１静電気保護手段） ５２、５３ 抵抗（第２静電気保護手段） ５４、５５ コンデンサ（第２静電気保護手段） ６１ 基板 ６２ ゲート電極 ６３ ゲート絶縁膜 ６４ 活性層 ６５ チャネル保護膜 ６６ａ、６６ｂ コンタクト層 ６７ａ、６７ｂ ソース電極あるいはドレイン電極 ６８ 画素電極 ７２、７７ キャパシタ電極 ７３ キャパシタ絶縁膜 ７４ ｉ型半導体 ７６ ｎ型半導体 １００、１０１（ａ）、１０１（ｂ）、１０４（ａ）、
１０４（ｂ） 配線抵抗 １１０ 既存コンデネンサ ２０１ａ、２０１ｂ スルーホール

Claims (2)

【特許請求の範囲】
1. 【請求項１】液晶を駆動するマトリックス状に配置され
   た複数の画素と、前記画素に接続され、前記画素のスイ
   ッチングを行う複数のスイッチング素子と、前記スイッ
   チング素子のソース電極あるいはドレイン電極に接続さ
   れる複数の信号配線と、前記スイッチング素子のゲート
   電極に接続され、前記信号配線と交差して配置される複
   数のアドレス配線と、前記信号配線に接続され、前記ソ
   ース電極あるいはドレイン電極に電圧を印加する第１の
   電極パッドと、前記アドレス配線に接続され、前記ゲー
   ト電極に電圧を印加する第２の電極パッドと、前記信号
   配線あるいは前記アドレス配線の内少なくともどちらか
   一方に一端が接続され、他端が補助配線に接続される第
   １静電気保護手段と、前記第１静電気保護手段と並列に
   接続され、前記第１静電気保護手段の時定数より大きな
   時定数を持つ第２静電気保護手段とからなることを特徴
   とするアクティブマトリックスパネル。
2. 【請求項２】前記第２静電気保護手段は、前記信号配線
   あるいは前記アドレス配線の内少なくともどちらか一方
   に設けられる前記第１静電気保護手段と前記スイッチン
   グ素子との間に挿入される抵抗と、一端が該抵抗に接続
   され、他端が前記補助配線に接続される蓄電素子とから
   構成されることを特徴とする請求項１記載のアクティブ
   マトリックスパネル。