JPH04234247A - Ａｔｍ交換装置による通信セルの受け入れ、伝達方法および回路装置 - Google Patents

Ａｔｍ交換装置による通信セルの受け入れ、伝達方法および回路装置

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JPH04234247A
JPH04234247A JP3224843A JP22484391A JPH04234247A JP H04234247 A JPH04234247 A JP H04234247A JP 3224843 A JP3224843 A JP 3224843A JP 22484391 A JP22484391 A JP 22484391A JP H04234247 A JPH04234247 A JP H04234247A
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communication
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は多段の折り返し結合装置
を有するＡＴＭ交換装置により非同期転送モードに従っ
て伝送される通信セルを受け入れかつ伝達するための方
法および回路装置に関する。
【０００２】
【従来の技術】このような方法および回路装置は既に一
般的なＡＴＭ交換装置に対して知られている（米国特許
第　４４９１９４５号明細書）。この公知の方法を多段
の折り返し結合装置を有するＡＴＭ交換装置に応用する
際に、ハードウェアエラーまたはビット誤りにより通信
セルが折り返し結合装置のなかで誤伝達され、またそれ
によって折り返し結合装置を去る代わりに、再びこれに
復帰伝達される場合が生じ得る。このような場合に、通
信セルが連続的に１つのループ内で折り返し結合装置の
なかに残留する危険がある。
【０００３】
【発明が解決しようとする課題】本発明の課題は、冒頭
に記載した種類の方法および回路装置において、折り返
し結合装置のなかの通信セルの残留を防止し得る方策を
示すことである。
【０００４】
【課題を解決するための手段】上述の課題を解決するた
め、本発明の方法においては、通信セルの各々にＡＴＭ
交換装置のなかで通過すべき結合段の数に相応する数の
経路情報を有する経路情報ブロックが先頭に置かれ、ま
た通信セルの伝達に対して結合段の１つによりまさに評
価された経路情報が続いてそのつどの経路情報ブロック
の終端に移される方法において、経路情報ブロックの経
路情報の各々に別個の安全情報が添えられ、そのつどの
経路情報ブロックの終端への経路情報の移動により付属
の安全情報が誤られ、また通信セルが結合段を介して、
それに対して評価すべき経路情報が添えられた安全情報
を手掛りとして誤りなしとして認識されるときにのみ伝
達される。
【０００５】本発明は、経路情報ブロックのなかに含ま
れている経路情報の各々に安全情報を添えることにより
、またこのような安全情報を経路情報ブロックの終端へ
の経路情報の移動の際に意図的に誤らせることにより、
わずかな制御費用で折り返し結合装置のなかの通信セル
の残留が回避されるという利点をもたらす。通信セルは
付属の経路情報ブロックに含まれているすべての経路情
報の処理の後に折り返し結合装置を誤った仕方で去らな
いので、このことは誤られた安全情報を手掛かりにして
認識され、またそれに基づいて当該の通信セルが折り返
し結合装置のなかで伝達されない。
【０００６】本発明による方法の目的にかなった構成は
、経路情報にそれぞれ安全情報としてパリティビットが
添えられ、またそのつどの経路情報ブロックの終端への
経路情報の移動により付属のパリティビットが反転され
る。この方法の利点は、個々の経路情報にそれぞれ安全
情報として単に１つのパリティビットが添えられており
、従って折り返し結合装置のなかで伝送すべき通信セル
がもともとＡＴＭ交換装置のなかに受け入れられる通信
セルにくらべてわずかしか拡大されていないことにある
。
【０００７】更に上述の課題を解決するため、本発明の
回路装置においては、ＡＴＭ交換装置の入力経路を介し
て受け入れられる通信セルの各々に、そのつどの入力線
路に対応付けられている処理装置により、通過すべき結
合段の数に相応する数の経路情報を有する経路情報ブロ
ックが先頭に置かれており、また結合段の入力線路にそ
れぞれ評価装置が対応付けられており、この評価装置が
通信セルの伝達に対してそのつどの結合段を介してまさ
に評価された経路情報を続いてそのつどの経路情報ブロ
ックの終端に移す回路装置において、処理装置がそれぞ
れ経路情報ブロックの経路情報の各々に別個の安全情報
を添え、評価装置がそれぞれ経路情報ブロックの終端へ
の経路情報の移動により付属の安全情報が誤らせ、また
評価装置がそれぞれ１つの通信セルを付属の結合段を介
して、それに対して評価すべき経路情報が添えられた安
全情報を手掛りとして誤りなしとして認識されていると
きにのみ伝達する。このような回路装置の利点は、誤っ
た仕方で折り返し結合装置のなかに残留する通信セルが
折り返し結合装置の個々の結合段のなかに存在する非中
央の装置により認識されかつ無に帰せられ、従ってＡＴ
Ｍ交換装置の中央の装置がこのような監視のための負担
を免除されていることにある。
【０００８】
【実施例】以下、図面に示されている例により本発明を
一層詳細に説明する。
【０００９】図１に一部分を示されているＡＴＭ交換装
置ＶＥは多数の処理装置ＢＨＥを有し、それらにそれぞ
れ２つの外部伝送線路、すなわち１つの入力伝送線路お
よびこれに対応付けられている１つの出力伝送線路が接
続されている。ＡＴＭ交換装置のなかで処理装置ＢＨＥ
はそれぞれ付属の外部伝送線路に対応付けられている接
続線路を介して単に例として２段に構成されている折り
返し結合装置の第１の結合段ＫＳ１と接続されている。 この第１の結合段ＫＳ１は例として８つのスイッチング
マトリックスＫＶ１１ないしＫＶ１８から形成されてい
る。これらのうち図１にはスイッチングマトリックスＫ
Ｖ１１およびＫＶ１８のみが示されている。スイッチン
グマトリックスの各々は参照符号Ｅ１ないしＥ８を付さ
れている８つの入力端と参照符号Ｓ１ないしＳ８を付さ
れている８つの出力端とを有する。その等しい数字を有
する入力端および出力端は互いに対応付けられている。 互いに対応付けられている入力端および出力端Ｅ１／Ｓ
１ないしＥ４／Ｓ４には前記の処理装置ＢＨＥが接続さ
れている。それに対して個々のスイッチングマトリック
スのその他の互いに対応付けられている入力端および出
力端Ｅ５／Ｓ５ないしＥ８／Ｓ８は接続線路を介して第
２の結合段ＫＳ２を形成する４つのスイッチングマトリ
ックスＫＶ２１ないしＫＶ２４と接続されている。これ
らのうち図１にはスイッチングマトリックスＫＶ２１お
よびＫＶ２４のみが示されている。
【００１０】これらのスイッチングマトリックスＫＶ２
１ないしＫＶ２４の各々は第１の結合段ＫＳ１のスイッ
チングマトリックスのように８つの入力端Ｅ１ないしＥ
８およびこれらに対応付けられている８つの出力端Ｓ１
ないしＳ８を有する。その際に、応用される折り返し原
理に相応して第１の結合段ＫＳ１のスイッチングマトリ
ックスと第２の結合段ＫＳ２のスイッチングマトリック
スとの間の各接続に対して、２つの互いに対応付けられ
ており、反対の伝送方向に対して設けられている接続線
路が存在している。すなわち図１によれば、たとえばス
イッチングマトリックスＫＶ１１の出力端Ｓ５とスイッ
チングマトリックスＫＶ２１の入力端Ｅ１との間に位置
している接続線路に、スイッチングマトリックスＫＶ２
１の出力端Ｓ１とスイッチングマトリックスＫＶ１１の
入力端Ｅ５との間に位置している接続線路が対応付けら
れている。
【００１１】スイッチングマトリックスＫＶ１１に対し
て示されているように、図１中に示されているスイッチ
ングマトリックスの入力線路Ｅ１ないしＥ８の各々に別
個の評価装置ＡＥが対応付けられている。その機能は後
でまた一層詳細に説明する。
【００１２】いま説明したＡＴＭ交換装置ＶＥは、非同
期転送モードに従って伝送される、それぞれ多数の伝送
すべき通信信号ビットとならんでいわゆるセルヘッドを
有する固定セル長さを有する通信セルの受け入れおよび
伝達の役割をする。ここでＡＴＭ交換装置のなかで応用
されるいわゆるセルフ‐ルーティング原理では前記の外
部伝送線路を介しての通信セルの受け入れの際に、通過
すべき結合段の各々に対するそのつどのセルヘッドのな
かに経路情報が予定されている通過の順序で書き込まれ
る。この書き込みは前記の図３に詳細に示されている処
理装置ＢＨＥにより行われる。その際に経路情報にそれ
ぞれ１つの別個の安全情報がたとえばパリティビットの
形態で添えられる。こうして経路情報に関して安全にさ
れた通信セルは次いでそのつどの処理装置ＢＨＥと接続
されている評価装置ＡＥに供給される。ここで先ず、そ
のつどのセルヘッドのなかに含まれている第１の経路情
報は付属の安全情報（パリティビット）を手掛かりにし
て誤りがないことの検査を受ける。誤りがないときには
そのつどの通信セルがまさに検査された経路情報の規範
に従って考慮の対象となるスイッチングマトリックスを
介して結合段ＫＳ２へ向けて伝達される。この伝達の際
にまさに使用される経路情報はセルヘッドのなかの経路
情報ブロックの終端に移され、その際に同時に付属の安
全情報が誤らせられる。例として示されているように安
全情報としてパリティビットが使用される際にはこのパ
リティビットが反転される。
【００１３】それに対して、いま述べた検査の際に誤っ
た経路情報が認識されると、そのつどの通信セルは伝達
されない。すなわちこの通信セルは無効となる。
【００１４】いま述べた通信セルの評価はそのつどの仮
想接続に沿って通過するスイッチングマトリックスの各
評価装置ＡＥのなかで繰り返され、従って正常な場合に
は、すなわち通信セルのなかの個々の経路情報に誤りが
ない際には、個々の通信セルは上記の外部伝送線路を介
してＡＴＭ交換装置の後続装置に伝達される。しかし、
たとえば通信セルが折り返し結合装置のなかでビット誤
りにより惹起される二重誤りの生起の際に経路情報の１
つのなかで誤伝達され、また最初に付属のセルヘッドの
なかに書き込まれたすべての経路情報の処理の後に折り
返し結合装置のなかに残留する場合が生じ得る。この場
合には評価装置ＡＥの１つのなかで、付属の安全情報（
パリティビット）が前もって意図的に誤らせられている
経路情報の評価が待っている。これらの両情報の評価は
その結果として、当該の評価装置が当該の経路情報のな
かの誤りを認識し、またこうして伝達を待っている通信
セルを上記の仕方で無効にすることに通ずる。こうして
、通信セルが伝送誤りにより折り返し結合装置のなかで
連続的にループ内で循環または誤伝達されることが回避
される。
【００１５】以下には図２により、前記の評価装置ＡＥ
の可能な構成を説明する。図２によれば、このような評
価装置は入力側に直列‐並列変換器Ｓ／Ｐを有し、この
直列‐並列変換器は一方ではそれに直列形態で供給され
る通信セルをそれぞれ定められた数のビットを有するビ
ット群に分割し、また個々のビット群を続いて並列形態
でデータ分岐器ＤＷ１に伝達する。その際にこのような
ビット群のなかに含まれているビットの数は付属のパリ
ティビットを含む経路情報のビットの数に合致していて
よい。
【００１６】他方においてこの直列‐並列変換器は連続
的にセルヘッドの生起を監視する。これはたとえば、並
列形態で存在するビット群を供給され、またその際にセ
ルヘッドの開始を指示するビット群（スタートフラグ）
の存在を指示する比較器により行われ得る。このような
ビット群が存在すると、データ分岐器ＤＷ１は直列‐並
列変換器から与えられる制御信号により、当該のセルヘ
ッドに属するビット群がデータ分岐器を介して公知の仕
方で構成されたパリティ検査装置ＰＣとビット群の移動
のための装置ＰＲとに供給されているように制御される
。それに対して、当該のセルヘッドに後続するビット群
はデータ分岐器ＤＷ１の切換制御の後にレジスタＲｅｇ
に供給され、またそこに先ず中間記憶される。
【００１７】パリティ検査装置ＰＣは第１の受信された
経路情報に誤りがないことを、それに添えられた安全情
報を手掛りにして検査する。その際に検査結果は検査出
力端に指示される。同時に装置ＰＲはまさにパリティ検
査装置により検査された経路情報を第１の出力端に与え
る。パリティ検査装置ＰＣにより誤りのない経路情報が
指示されている場合には、この経路情報の規範に従って
、まさに評価装置ＡＥを通過する通信セルが、後続の伝
達のため付属のスイッチングマトリックスの出力線路に
対応付けられている待ち行列メモリの１つに受け入れら
れる。このような待ち行列メモリの制御と、そのなかに
記憶された通信セルの続いての伝達とは、本発明の対象
ではないので、ここでそれらについて詳細には説明しな
い。
【００１８】スイッチングマトリックスの待ち行列メモ
リの１つのなかへの、評価装置ＡＥを通過する通信セル
のいま述べた受け入れに対して、装置ＰＲにまさに供給
されたセルヘッドはこれにより、これまで最初のポジシ
ョンに生じた経路情報が経路情報ブロックの終端に移さ
れるように変更される。それによって同時に、この経路
情報に付属の安全情報が誤られる。すなわち、安全情報
としての役割をするパリティビットが反転される。この
変更された、通信セルの伝達に対して当面のセルヘッド
は次いで装置ＰＲの第２の出力端を介してデータ分岐器
ＤＷ２の第１の入力端に供給され、このデータ分岐器は
このセルヘッドを前記の中間記憶に対して伝達する。こ
のデータ分岐器の第２の入力端を介して続いて、通信セ
ルの先にレジスタＲｅｇのなかに受け入れられたビット
群がセルヘッドに添えられる。その際にレジスタのなか
の個々のビット群の滞留時間は、変更されたセルヘッド
を有する通信セルが間隙なしに指示された仕方で中間記
憶され得るように定められている。
【００１９】先に述べたように、待ち行列メモリの１つ
のなかへの通信セルの中間記憶は先にそのために必要な
経路情報がパリティ検査装置ＰＣにより誤りがないと認
識されているときにのみ行われる。それに対して、この
パリティ検査装置が誤った経路情報を発見すると、中間
記憶と付属の通信セルの続いての伝達とは行われない。
【００２０】図３には前記の処理装置ＢＨＥの可能な構
成が示されている。その際に、本発明の理解のために必
要な回路部分のみが示されている。
【００２１】図３中で参照符号Ｅを付されているそのつ
どの入力‐伝送線路とはデータ分岐器ＤＷ３を介してレ
ジスタＲｅｇ１が接続されている。このレジスタのなか
に、入力‐伝送線路を介して伝送された通信セルの通信
信号ビットが受け入れられる。それに対して、そのつど
の通信セルに付属のセルヘッドはデータ分岐器ＤＷ３を
介してアドレスデコーダーＤＥＣに供給される。データ
分岐器の相応の制御はその際にたとえばこのデータ分岐
器の前に接続されておりセルヘッドの開始を指示するビ
ット組み合わせ（スタートフラグ）の生起を監視する比
較装置により行われる。
【００２２】アドレスデコーダーＤＥＣはセルヘッドの
なかに仮想チャネル番号ＶＣＩの形態で含まれておりそ
のつどの仮想接続を示す指示をデコードし、また相応の
出力信号を与える。これらはメモリＳＰにアドレス信号
として供給される。メモリは付属の入力‐伝送線路上で
可能な仮想接続の各々に対して別々のメモリセルを有す
る。これらのメモリセルはアドレスデコーダーＤＥＣに
よりデコードされた仮想チャネル番号ＶＣＩの規範に従
って駆動可能である。これらのメモリセルの各々のなか
に、設けられている仮想接続の際に、図３中に概要を示
されているように、たとえばＣＣＩＴＴ勧告Ｉ．３６１
により定められており、なかんずくセルヘッドの開始を
指示するビットパターンＳＴＦ（スタートフラグ）と、
ＡＴＭ交換装置のなかを通過すべき結合段の数に相応す
る数の経路情報と、そのつどの仮想接続に対してＡＴＭ
交換装置の考慮の対象となる出力‐伝送線路上で定めら
れた仮想チャネル番号ＶＣＩを含んでいるセルヘッドが
記憶されている。このような新しいセルヘッド（“セル
フ‐ルーティング‐ヘッダー”）は、以下になお説明さ
れるように、通信セルのまさにレジスタＲｅｇ１のなか
に受け入れられた通信信号ビットの先頭にその伝達のた
めに置かれる。前記の経路情報は図３中で参照符号Ｗ１
ないしＷｍを付されており、数字１、…、ｍはそれぞれ
通過すべきＡＴＭ交換装置の結合段を指示する。その際
これらの経路情報の各々に安全情報がパリティビットＰ
の形態で添えられている。
【００２３】いま述べたメモリＳＰのなかに記憶された
指示は、その他の点では、図示されていない制御装置か
らそのつどの仮想接続の構成に沿って考慮の対象となる
メモリセルのなかに書き込まれる。
【００２４】アドレスデコーダーＤＥＣによるメモリＳ
Ｐのメモリセルの前記の駆動の際にこのメモリセルのな
かに記憶されたセルヘッドが読出され、またデータ分岐
器ＤＷ４の第１の入力端に供給される。このデータ分岐
器の第２の入力端には前記のレジスタＲｅｇ１の出力端
が接続されている。このデータ分岐器はたとえば図示さ
れていないカウンタにより、先ずメモリＳＰから読出さ
れたセルヘッドが、また続いてレジスタＲｅｇ１のなか
に記憶された通信信号ビットが直列に図３中に示されて
いる処理装置ＢＨＥの出力端に生起するように駆動され
る。
【００２５】図４には既に図２により説明したビット群
の移動のための装置ＰＲの１つの可能な構成が示されて
いる。それによればこの装置はセルヘッドのなかに含ま
れているビット群の数に相応する数のレジスタセルＲ１
ないしＲｎを有する第１のレジスタ装置ＲＡＮ１を有す
る。これらのレジスタセルはたとえばカウンタ装置によ
り、これらのなかに次々とセルヘッドに付属の、データ
分岐器ＤＷ１（図２）を介して伝送されたビット群が書
込み可能であるように駆動可能である。これらのビット
群の各々はその際に図３中に示されているメモリＳＰの
メモリセルのなかに書込まれた指示の１つに相当する。 すなわち第１のビット群はセルヘッドの開始を指示する
ビット群ＳＴＦを表す。それに対してこれに後続するビ
ット群はそれぞれ経路情報Ｗ１ないしＷｍの１つを、こ
れらにそれぞれ添えられた安全情報Ｐ（パリティビット
）を含めて含んでいる。
【００２６】いま例として、レジスタ装置ＲＡＮ１に供
給されたセルヘッドの相続くビット群のなかに情報が順
序ＳＴＦ、（Ｗ１＋Ｐ）、…、（Ｗｍ＋Ｐ）で含まれて
いると仮定する。これはたとえば処理装置ＢＨＥの１つ
にすぐ続く評価装置ＡＥの場合である。この順序に相応
して個々のビット群が、図４中に示されているように、
次々と個々のレジスタセルＲ１ないしＲｎのなかに書込
まれる。
【００２７】レジスタ装置ＲＡＮ１の後にはこれに相応
するレジスタセルＲ１ないしＲｎを有するレジスタ装置
ＲＡＮ２が接続されている。両レジスタ装置はその際に
、レジスタ装置ＲＡＮ１のレジスタセルＲ１およびＲｍ
＋２ないしＲｎの内容がレジスタ装置ＲＡＮ２のレジス
タセルＲ１およびＲｍ＋２ないしＲｎのなかに伝送可能
であるように互いに接続されている。それに対して両レ
ジスタ装置のその他のレジスタセルＲ２ないしＲｍ＋１
は、レジスタ装置ＲＡＮ１のレジスタセルＲ３ないしＲ
ｍ＋１の内容がレジスタ装置ＲＡＮ２のレジスタセルＲ
２ないしＲｍのなかに書込み可能であるように互いに結
合されている。それに対してレジスタ装置ＲＡＮ１のレ
ジスタセルＲ２の内容はレジスタ装置ＲＡＮ２のレジス
タセルＲｍ＋１のなかに受け渡され、その際にこの受け
渡しの前にそのつどの経路情報、ここでは経路情報Ｗ１
に添えられたパリティビットＰがインバ−タＩＮＶによ
り反転される。それによってその後にレジスタ装置ＲＡ
Ｎ２のなかに変更されたセルヘッドが与えられ、このセ
ルヘッドのなかでは最初に経路情報の最初のポジション
に位置していた経路情報、ここではＷ１が付属のパリテ
ィビットを含めて経路情報ブロックの終端にパリティビ
ットの同時の反転のもとに移されている。この変更され
たセルヘッドは次いで上記の仕方でデータ分岐器ＤＷ２
（図２）に伝達される。
【００２８】レジスタ装置ＲＡＮ１のレジスタセルＲ２
のなかに記憶された経路情報、すなわちいまの場合には
経路情報Ｗ１はさらに、上記の仕方でそのつどの評価装
置（図２）のなかにまさに受け入れられた、変更された
セルヘッドを有する通信セルを伝達し得るように、別々
に供給される。
【００２９】最後になお言及すべきこととして、前記の
パリティ検査装置ＰＣ（図２）はセルヘッドのなかに生
起する最初の経路情報の評価のために装置ＰＲ（図４）
により、これがレジスタ装置ＲＡＮ１のレジスタＲ２の
駆動により経路情報の受け渡しのために相応の制御信号
をパリティ検査装置に与えることによって、能動化され
得る。
【図面の簡単な説明】
【図１】本発明を使用したＡＴＭ交換装置の構成図であ
る。
【図２】図１中に概要を示されている評価装置の１例の
構成図である。
【図３】図１中に概要を示されている処理装置の１例の
構成図である。
【図４】図２中に概要を示されているビット群の移動の
ための装置の１例の構成図である。
【符号の説明】
ＡＥ　　　　評価装置 ＢＨＥ　　　　処理装置 ＤＥＣ　　　　アドレスデコーダー ＤＷ　　　　データ分岐器 ＩＮＶ　　　　インバ−タ ＫＳ　　　　結合段 ＫＶ　　　　スイッチングマトリックスＰ　　　　パリ
ティビット ＰＣ　　　　パリティ検査装置 Ｒ　　　　レジスタセル ＲＡＮ　　　　レジスタ装置 ＳＰ　　　　メモリ Ｓ／Ｐ　　　　直列‐並列変換器 ＳＴＦ　　　　スタートフラグ ＶＣＩ　　　　仮想チャネル番号 ＶＥ　　　　ＡＴＭ交換装置 Ｗ　　　　経路情報

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　多段の折り返し結合装置（ＫＳ１、Ｋ
    Ｓ２）を有するＡＴＭ交換装置（ＶＥ）により非同期転
    送モードに従って伝送される通信セルを受け入れかつ伝
    達するため、通信セルの各々にＡＴＭ交換装置のなかで
    通過すべき結合段の数に相応する数の経路情報を有する
    経路情報ブロックが先頭に置かれ、また通信セルの伝達
    に対して結合段の１つによりまさに評価された経路情報
    が続いてそのつどの経路情報ブロックの終端に移される
    方法において、経路情報ブロックの経路情報の各々に別
    個の安全情報が添えられ、そのつどの経路情報ブロック
    の終端への経路情報の移動により付属の安全情報が誤ら
    れ、また通信セルが結合段を介して、それに対して評価
    すべき経路情報が添えられた安全情報を手掛りとして誤
    りなしとして認識されるときにのみ伝達されることを特
    徴とするＡＴＭ交換装置による通信セルの受け入れ、伝
    達方法。
  2. 【請求項２】　　経路情報にそれぞれ安全情報としてパ
    リティビットが添えられ、またそのつどの経路情報ブロ
    ックの終端への経路情報の移動により付属のパリティビ
    ットが反転されることを特徴とする請求項１記載の方法
    。
  3. 【請求項３】　　多段の折り返し結合装置（ＫＳ１、Ｋ
    Ｓ２）を有するＡＴＭ交換装置（ＶＥ）により非同期転
    送モードに従って伝送される通信セルを受け入れかつ伝
    達するため、ＡＴＭ交換装置の入力線路を介して受け入
    れられる通信セルの各々に、そのつどの入力線路に対応
    付けられている処理装置（ＢＨＥ）により、通過すべき
    結合段の数に相応する数の経路情報を有する経路情報ブ
    ロックが先頭に置かれており、また結合段の入力線路に
    それぞれ評価装置（ＡＥ）が対応付けられており、この
    評価装置が通信セルの伝達に対してそのつどの結合段を
    介してまさに評価された経路情報を続いてそのつどの経
    路情報ブロックの終端に移す回路装置において、処理装
    置（ＢＨＥ）がそれぞれ経路情報ブロックの経路情報の
    各々に別個の安全情報を添え、評価装置（ＡＥ）がそれ
    ぞれ経路情報ブロックの終端への経路情報の移動により
    付属の安全情報が誤らせ、また評価装置（ＡＥ）がそれ
    ぞれ１つの通信セルを付属の結合段（ＫＳ１、ＫＳ２）
    を介して、それに対して評価すべき経路情報が添えられ
    た安全情報を手掛りとして誤りなしとして認識されてい
    るときにのみ伝達することを特徴とするＡＴＭ交換装置
    による通信セルの受け入れ、伝達回路装置。
JP3224843A 1990-08-10 1991-08-08 Ａｔｍ交換装置による通信セルの受け入れ、伝達方法および回路装置 Withdrawn JPH04234247A (ja)

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