JPH0423452B2

JPH0423452B2 -

Info

Publication number: JPH0423452B2
Application number: JP24859787A
Authority: JP
Inventors: Toshiharu Yagi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1987-09-30
Filing date: 1987-09-30
Publication date: 1992-04-22
Also published as: JPS6490620A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は復号装置に関し、特に低符号化率の畳
込み符号シンボルの時系列から特定の位置の符号
ビツトを消去して得た等価的に高符号化率の符号
シンボルを最尤復号する復号装置に関する。

〔従来の技術〕

デイジタル伝送路の伝送誤りを訂正して伝送品
質を向上するために畳込み符号化と最尤復合法と
を組合せた誤り訂正方式が用いられている。かか
る誤り訂正方式の誤り訂正能力は、符号化率が小
さい（冗長度が高い）ほど、また、符号拘束長が
長くなるほど高くなる。符号化率が大きくなると
符号シンボルのビツト数は多くなる。一方、最尤
復号を行う復号装置、たとえばビタビ復号装置の
バードウエア規模は符号シンボルのビツト数およ
び符号拘束長の増大と共に指数関数的に大きくな
ることが知られている。帯域制限の厳しい無線伝
送路などでは、帯域の有効利用の観点から符号化
率を大きくして伝送路における冗長度をできるだ
け低くし、しかも誤り訂正能力の高い誤り訂正方
式が望まれるが、上記のハードウエア規模の点か
ら符号化率が3/4を超えるとビタビ復号装置の実
現は禁止的に困難になる。

この問題を解決するために、ハードウエア規模
が比較的小さい低符号化率用の符号化回路と復号
回路とを用い、これらに簡単な周辺回路を付加し
て伝送路では高符号化率に変換して伝送すること
により、等価的に高符号化率の符号シンボルを用
いる誤り訂正方式が提案されている。（特開昭57
−155857号公報）。以下、この誤り訂正方式なら
びにその符号化装置、復号装置について説明す
る。

第４図は、この誤り訂正方式に用いる符号化装
置の一例を示すブロツク図である。

符号化回路１１は、送信すべき情報ビツトの時
系列であるビツト列B1を符号化率1/2、符号拘束
長７で畳込み符号化し、１符号シンボルを構成す
る２符号ビツトを並列に、ビツト列P1、Q1とし
て出力する。ビツト消去回路１２は、ビツト列
P1、Q1から消去パターンにより定まる位置の符
号ビツトを消去し、速度変換して、符号化率3/4
または7/8の符号シンボルの時系列をビツト列
P2、Q2として出力する。

第５図は消去パターンの説明図であり、ａは符
号化率3/4の場合、ｂは符号率7/8の場合を示す。

符号化率3/4の場合、ビツト列P1、Q1の連続す
る３タイムスロツトにある６符号ビツト（３符号
シンボル）を第５図ａの左側のように表わし、こ
の６個の枠のうち丸印をつけた枠の位置のパター
ンを消去パターンということにする。ビツト消去
回路１２は、ビツト列P1、Q1から丸印をつけた
符号ビツトQ12、P13を消去し、残つた４符号ビ
ツトを第５図ａの右側のように配列し、速度変換
して出力する。残された４符号ビツトは、情報ビ
ツトの３ビツトに対応するので、符号化率3/4の
符号シンボルになつている。符号化率7/8の場合
は、第５図ｂに示すように、ビツト列P1、Q1の
連続する７タイムスロツトの14符号ビツトから丸
印をつけた６符号ビツトを消去し、残つた８符号
ビツトを再配列して符号化率7/8の符号シンボル
をつくる。第５図に見られるようにビツト列P1
の符号ビツトがビツト列P2だけでなくビツト列
Q2にも配列されることがあるので、ビツト消去
回路１２は、ビツト列P1、Q1を直列に変換して
からビツト消去を行い、その後に並列に変換して
ビツト列P2、Q2とする。

伝送路により伝送されたビツト列P2、Q2の各
符号ビツトに対応する受信データの時系列は、復
号装置により、以下述べるようにして復号され
る。

まず、符号化装置で消去された符号ビツトに対
応する任意のダミービツトを受信データ列に挿入
してビツト列P1、Q1に対応するデータ列をつく
る。この操作はビツト消去回路１２の操作の逆操
作であり、ビツト消去回路１２が各符号ビツトを
直列にしてからビツト消去を行つているのと同じ
理由で、各受信データを直列にしてから行う必要
がある。ダミービツトの挿入パターンは消去パタ
ーンに１対１に対応するが、（直列の）受信デー
タ列に対する挿入パターンの正しい位相はダミー
ビツト挿入時には分らないので、試行錯誤的に正
しい位相を見つける必要がある。ダミービツトを
挿入したデータ列における挿入パターンの位相
は、符号化率3/4の場合６種類、符号化率7/8の場
合14種類あるので、この位相同期（以下符号同期
という）には、符号化率3/4の場合最大６回、符
号化率7/8の場合最大14回の試行を必要とする。
ダミービツトを挿入したデータ列は２列に直列並
列変換される。１列２列の直列並列変換には２通
りの分周位相不確定性があるが、従来の復号装置
はこの不確定性を取除く分周位相同期も試行錯誤
的に行つている。

ビツト列P1、Q1に対応する２列のデータ列は
復号回路でビタビ復号される。この復号回路は、
ダミービツトに対して一定値の尤度値を与えるこ
とを除いては、符号化回路１１に対応する通常の
ビタビ復号回路と同じ回路である。受信データ列
にダミービツトを挿入する際ダミービツトの挿入
位置を示すタイミング信号をつくつておき、復号
回路は、このタイミング信号によつて入力するデ
ータ列中からダミービツトを識別する。

符号同期および分周位相同期の試行は以下述べ
るようにして行う。

復号回路が復号出力したビツト列を符号化回路
１１と同じ符号化回路で符号化し、その出力ビツ
ト例を復号回路に入力したデータ列中のダミービ
ツトを除くデータの硬判定（を示すビツト）とビ
ツト比較する。符号同期および分周位相同期がい
ずれも正しくとれていれば、伝送誤りを除いてビ
ツト比較は一致を示すので、不一致の発生頻度は
きわめて小さい値になる。符号同期または分周位
相同期の少くとも一方が誤つていれば不一致の発
生頻度はきわめて大きくなる。不一致の発生頻度
があるしきい値を超えると符号同期および分周位
相同期の試行をやり直すことにより、符号化率が
３／４の場合最大（６×２＝）12回、符号化率が7/8
の場合最大（14×２＝）28回の試行を行えば、必
ず符号同期および分周位相同期が確立する。

復号回路に入力されたデータが復号された更に
符号化回路で符号化されて出てくるまでには、符
号化率3/4の場合約60ビツト、符号化率7/8の場合
約120ビツトの遅延がある。そのため、復号回路
に入力するデータ列の各データの硬判定をこの遅
延分だけ遅延させてからビツト比較する必要があ
る。この遅延のビツト数に等しい個数のフリツプ
フロツプからなる遅延回路によつてデータの硬判
定を遅延させる。ダミービツトに対するビツト比
較を除去するため、遅延された硬判定中のダミー
ビツトを識別する必要がある。従来の復号装置
は、ダミービツト挿入時につくつたタイミング信
号を硬判定の遅延回路と同じ構成の遅延回路で遅
延させ、この遅延回路で遅延されたタイミング信
号により遅延された硬判定中からダミービツトを
識別している。

以上説明した誤り訂正方式は、ハードウエア規
模が比較的小さい、例えば符号化率1/2の符号化
回路と符号回路とを用い、これらに簡単な周辺回
路を付加して伝送路では、例えば符号化率3/4あ
るいは7/8に変換して伝送することができ、その
誤り訂正能力も十分高いことが知られている。ま
た、その符号化装置および復号装置を消去パター
ンが切替可能に構成することにより、伝送路の状
態に応じて最適の符号化率、例えば1/2、3/4、7/
８を選択できる符号化率可変の誤り訂正方式にす
ることもできる。

〔発明が解決しようとする問題点〕

上述した誤り訂正方式における従来の復号装置
は、ダミービツトの挿入された受信データ列の硬
判定を遅延するための多数のフリツプフロツプか
らなる遅延回路およびこの遅延回路と同じ構成で
ありダミービツトの挿入位置を示すタイミング信
号を遅延するための遅延回路の２組の遅延回路を
用いているので、必要とするフリツプフロツプの
個数が多く構成が複雑になる欠点がある。

本発明の目的は、構成の簡単な復号装置を提供
することにある。

〔問題点を解決するための手段〕

本発明の復号装置は、送信情報ビツトの時系列
を畳込み符号化して第１の符号シンボルの時系列
とし、連続するあらかじめ定めた数の前記第１の
符号シンボルを構成する第１の符号ビツトの群か
ら消去パターンにより定まる位置の前記第１の符
号ビツトを消去して得た第２の符号シンボルの時
系列を構成する第２の符号ビツトのそれぞれに対
応する受信データを直列に入力し、制御信号に制
御されて前記消去パターンに試行錯誤的に同期
し、前記第１の符号ビツトが消去された位置に任
意のダミービツトを挿入し、このダミービツトの
挿入位置を示す第１のタイミング信号と共に出力
するダミービツト挿入回路と、前記ダミービツト
の挿入された前記受信データの時系列および前記
第１のタイミング信号を直列並列変換し、前記第
１の符号シンボルの時系列に対応する並列データ
の時系列およびこの並列データの時系列の前記ダ
ミービツトの挿入位置を示す並列の第２のタイミ
ング信号を出力する直列並列変換回路と、前記第
２のタイミング信号を用いて前記並列データの時
系列から前記ダミービツトを識別し、識別したダ
ミービツトにあらかじめ定めた尤度値を与えて前
記並列データの時系列を最尤復号し復号情報ビツ
トの時系列を出力する最尤復号回路と、前記送信
情報ビツトの時系列から前記第１の符号シンボル
の時系列を得た畳込み符号化と同じ畳込み符号化
により前記復号情報ビツトの時系列を第３の符号
シンボルの時系列に符号化する符号化回路と、前
記並列データのうち少くとも１列のデータの硬判
定を示すビツトの時系列を前記最尤復号回路およ
び前記符号化回路による遅延分だけ遅延させる第
１の遅延回路と、前記第２のタイミング信号のう
ち、前記第１の遅延回路に入力した前記ビツトの
時系列に対応する列をその繰返し周期より短いあ
らかじめ定めた時間遅延させる第２の遅延回路
と、この第２の遅延回路の出力信号を用いて前記
第１の遅延回路が出力した前記ビツトの時系列か
ら前記ダミービツトを識別し、識別したダミービ
ツトを除く前記ビツトの時系列のそれぞれのビツ
トを前記第３の符号シンボルの時系列の対応する
ビツトとビツト比較し、不一致のビツトの発生頻
度があらかじめ定めた値を超えると前記制御信号
により前記ダミービツト挿入回路を制御して同期
の試行錯誤をやり直させる制御回路とを備えて構
成される。

〔実施例〕

以下実施例を示す図面を参照して本発明につい
て詳細に説明する。

第１図は本発明の復号装置の一実施例を示すブ
ロツク図、第２図は第１図に示す実施例における
ダミービツト挿入回路を示すブロツク図である。

第１図に示す実施例は、第４図に示す符号化装
置が符号化率3/4の符号シンボルの時系列として
出力するビツト列P2、Q2に対応する３ビツト軟
判定の受信データの時系列であるデータ列DP１，
DQ１を復号して復号情報ビツトの時系列である
ビツト列B2を出力する復号装置であり、それぞ
れが３ビツト並列であるデータ列DP１，DQ１を
並列直列変換して３ビツト並列のデータ列Ｄ１お
よびデータ列Ｄ１のクロツクであるクロツク信号
CL１を出力する並列直列変換回路１と、データ
列Ｄ１、クロツク信号CL１、制御信号CTを入力
しデータ列Ｄ２ならびにタイミング信号Ｔ１，Ｔ
２を出力するダミービツト挿入回路２と、データ
列Ｄ２ならびにタイミング信号Ｔ１，Ｔ２を入力
しデータ列DP２，DQ２ならびにタイミング信号
TP，TQを出力する直列並列変換回路３と、デ
ータ列DP２，DQ２ならびにタイミング信号TP，
TQを入力しビツト列B2を出力するビタビ復号回
路４と、ビツト列B2を入力しビツト列P3を出力
する符号化回路５と、データ列DP２の最上位ビ
ツトの列を入力する遅延回路６と、遅延回路６の
出力ビツト列およびビツト列P3を入力する排他
的論理和回路７と、タイミング信号TPを入力す
る遅延回路８と、遅延回路８および排他的論理和
回路７の出力信号を入力するエラーカウンタ９
と、エラーカウンタ９の出力信号を入力し制御信
号CTを出力する制御回路１０とを具備して構成
されている。

ダミービツト挿入回路２は、クロツク信号CL
１を４分周する４分周回路２１と、クロツク信号
CL２を６分周する６分周回路２２と、４分周回
路２１、６分周回路２２の出力信号を入力しクロ
ツク信号CL２を出力するPLL回路２３と、初期
値を制御信号CTによつて制御されてクロツク信
号CL２を計数し計数値を出力するモジユロ６の
６進のカインタ２４と、カウンタ２４の出力値に
よるアドレス指定されてタイミング信号Ｔ２，Ｔ
３を読出するROM２５と、クロツク信号CL２を
クロツクとしてタイミング信号Ｔ３を入力しタイ
ミング信号Ｔ１を出力するフリツプフロツプ２６
と、クロツク信号CL２およびタイミング信号Ｔ
３の論理和をクロツク信号CL３として出力する
OR回路２７と、クロツク信号CL１を書込みクロ
ツクとしてデータ列Ｄ１を書込み、クロツク信号
CL３を読出しクロツクとしてデータ列Ｄ２を読
出すFIFO（first in first out）メモリ２８とを備
えて構成されている。

第３図は、第１図に示す実施例の動作を説明す
るためのタイムチヤートである。第３図を参照し
て第１図に示す実施例の動作について説明する。

第５図ａに図示したビツト列P2ならびにQ2の
符号ビツトP11、P12ならびにQ11、Q13にそれぞ
れ対応する受信データDP１１，DP１２ならびに
DQ１１，DQ１３は、並列直列変換回路１で直
列に変換され、DP１１，DQ１１，DP１２，DQ
１３の順にダミービツト挿入回路２のFIFOメモ
リ２８に順次書込まれる。

PLL回路２３は、４分周回路２１、６分周回
路２２と共に、同期t₂がクロツク信号CL１の同
期t₁の4/6でありクロツク信号CL１に同期したク
ロツク信号CL２を発生する。ROM２５は、時間
6t₂ごとに、第３図に図示する波形のタイミング
信号Ｔ２，Ｔ３を出力する。クロツク信号CL３
は、第３図に図示するように歯抜けになつている
ので、期間6t₂にFIFOメモリ２８から読出される
受信データの数は、この期間（6t₂＝4t₁）に書込
まれる受信データの数と等しく、４個である。、
第３図には、カウンタ２４の初期位相が正しい場
合のタイミング信号Ｔ２，Ｔ３が図示してある。
この場合、時間t₂ごとに受信データDP１１，DQ
１１，DP１２が順次読出され、時間3t₂をおいて
受信データDQ１３が読出される。読出された受
信データDP１２は、3t₂の時間幅をもつている
が、これを時間t₂ごとに受信データDP１２、ダ
ミービツトQD、ダミービツトPDと見做せば（第
３図のデータ列Ｄ２はこのように図示してある）、
受信データDP１２とDQ１３との間にダミービツ
トQD、PDを挿入したことになる。タイミング信
号Ｔ１はタイミング信号Ｔ３を時間t₂だけ遅延さ
せた信号であるから、タイミング信号Ｔ１の
“１”である位置はダミービツトQD、PDの挿入
位置を示している。

直列並列変換回路３は、データ列Ｄ２を、タイ
ミング信号Ｔ２が“１”である位置のデータをデ
ータ列DP２に配列しそれにすぐ後続するデータ
をデータ列DQ２の同じタイムスロツトに配列す
るように直列並列変換する。データ列DP２，DQ
２は、第３図と第５図ａとを対照して分るよう
に、ビツト列P1、Q1に対応している。したがつ
て、タイミング信号Ｔ２はデータ列Ｄ２における
符号化率1/2符号シンボルの切れ目に対応してい
る。タイミング信号Ｔ１もデータ列Ｄ２の直列並
列変換とまつたく同様に直列並列変換されてタイ
ミング信号TP，TQになるので、タイミング信
号TP，TQの“１”である位置はデータ列DP
２，DQ２におけるダミービツトPD、QDの挿入
位置を示している。

ビタビ復号回路４は、タイミング信号TP，
TQを用いてデータ列DP２，DQ２からダミービ
ツトを識別し、識別したダミービツトに対して一
定値の尤度値を与えてデータ列DP２，DQ２を最
尤復号し、復号情報ビツトをビツト列B2として
出力する。ダミービツトに対して一定値の尤度値
を与えることを除けば、ビタビ復号回路４は第４
図における符号化回路１１に対応する通常のビタ
ビ復号回路と同じ回路でよいことは既に述べたと
おりである。

符号化回路５は、第４図における符号化回路１
１とまつたく同じ機能を有する回路であり、ビツ
ト列B2を符号化してビツト列P3およびビツト列
Q3（図示せず）を出力する。ただしビツト列Q3
は使用しない。データ列DP２の（硬判定を示す）
最上位ビツトは、ビタビ復号回路４、符号化回路
５によるビツト遅延に相当するだけ遅延回路６に
よつて遅延された後、排他的論理和回路７により
ビツト列P3とビツト比較される。比較結果が不
一致であるときのみ、排他的論理和回路７は
“１”を出力する。遅延回路８は、遅延回路６が
ダミービツトを出力するとき“１”を出力するよ
うにタイミング信号TPを遅延させる。エラーカ
ウンタ９は、排他的論理和回路７が“１”を出力
する回数を計数し、一定時間ごとにリセツトさ
れ、遅延回路８から“１”が入力している期間は
計数を停止するカウンタである。したがつて、エ
ラーカウンタ９の計数値は、データ列DP２の硬
判定とビツト列P3とのビツト比較のうちダミー
ビツトのビツト比較を除くビツト比較における不
一致の発生頻度を示している。制御回路１０は、
エラーカウンタ９の計数値が一定値を超えると制
御信号CTによりダミービツト挿入回路２のカウ
ンタ２４を制御してその出力値を“１”だけずら
せる。

さて、カウンタ２４の初期値が正しい値より例
えば“１”だけ大きかつたとすると、タイミング
信号Ｔ３（およびＴ２）は第３図に示す波形より
時間t₂だけ進んだ波形になり、データ列Ｄ２にお
いてダミービツトが受信データDQ１１と受信デ
ータDP１２との間に挿入される。このようにダ
ミービツトが誤つた位置に挿入されると、データ
DP２，DQ２はビツト列P1、Q1に対応しなくな
り、その結果、ビタビ復号回路４はビツト列B2
に復号誤りを多発し、排他的論理和回路７による
ビツト比較における不一致の発生頻度が大きくな
り、カウンタ２４の出力値が“１”だけずらさ
れ、タイミング信号Ｔ３の位相が時間t₂相当分ず
れる。タイミング信号Ｔ３は周期6T₂の繰返し信
号であるから、時間t₂相当分だけ位相をずらすこ
とを６回繰返せばとり得るすべての位相をとつて
元の位相に戻る。この間には正しい位相があるの
で、カウンタ２４の出力値を“１”だけずらせる
試行（符号同期の試行）を最大６回繰返せば必ず
符号同期がとれる。

直列並列変換回路３の分周位相をきめるタイミ
ング信号Ｔ２は、カウンタ２４の出力値により
ROM２５からタイミング信号Ｔ３と共に読出さ
れ、タイミング信号Ｔ３と周期しているので、ダ
ミービツト挿入回路２における符号周期が正しく
とれると直列並列変換回路３における分周位相同
期も同時に正しくなる。その結果、分周位相同期
のみの試行を繰返す必要がないので、第１図に示
す実施例は同期引込み時間が短いという効果もあ
る。

遅延回路６を構成するのに約60個のフリツプフ
ロツプを必要とすること、および、従来の復号装
置が遅延回路８に相当する遅延回路を遅延回路６
と同じ構成にしていることについては既に述べ
た。ところが、遅延回路８が遅延するタイミング
信号TPはデータ列DP２の３タイムスロツトを繰
返し同期とする繰返し信号であるから、タイミン
グ信号TPをそのまま出力するか、または１個も
しくは２個のフリツプフロツプを用いてデータ列
DP２の１タイムスロツト分もしくは２タイムス
ロツト分タイミング信号TPを遅延させて出力す
れば、このいずれかの出力は遅延回路６がダミー
ビツトを出力するとき正しく“１”となる。その
ため、遅延回路８を（０個を含む）２個以下のフ
リフプフロツプで構成する。

以上、符号比率1/2の畳込み符号の符号シンボ
ルの時系列からつくつた符号比率3/4の符号シン
ボルの時系列を復号する実施例について説明し
た。

なお、受信データが伝送路から直列に入力する
場合、並列直列変換器１は不要である。

符号化率7/8の場合は、４分周回路２１を８分
周回路に、６分周回路２２を14分周回路に、カウ
ンタ２４をモジユロ１４の14進カウンタにそれぞ
れ変更し、ROM２５を第５図ｂに示す消去パタ
ーンに対応するROMに変更する。この場合、遅
延回路８は６個以下のフリツプフロツプで構成で
きる。

以上説明したように本発明の復号装置における
第２の遅延回路（第１図に示す実施例においては
遅延回路８）は、その遅延時間をそれが遅延させ
る第２のタイミング信号（第１図に示す実施例に
おいてはタイミング信号TP）の繰返し周期より
短くしているので、その遅延時間が第１の遅延回
路（第１図に示す実施例においては遅延回路６）
よりはるかに短くなり、例えばフリツプフロツプ
で構成するとすれば、第１の遅延回路が必要とす
るよりはるかに少数のフリツプフロツプで構成で
きる。

〔発明の効果〕

以上説明したように本発明の復号装置は、第２
の遅延回路の遅延時間を、第１の遅延回路の遅延
時間と等しくはせず、それが遅延させる第２のタ
イミング信号の繰返し周期より短くして、第１の
遅延回路の遅延時間よりはるかに短くしているの
で、第２の遅延回路の構成を簡単にすることがで
きる効果がある。

【図面の簡単な説明】

第１図は、本発明の復号装置の一実施例を示す
ブロツク図、第２図は、第１図に示す実施例にお
けるダミービツト挿入回路を示すブロツク図、第
３図は、第１図に示す実施例の動作を説明するた
めのタイムチヤート、第４図は、本発明が用いら
れる誤り訂正方式における符号化装置の一例を示
すブロツク図、第５図は消去パターンの説明図で
あり、ａは符号化率3/4の場合、ｂは符号化率7/8
の場合を示す。１……並列直列変換回路、２……ダミービツト
挿入回路、３……直列並列変換回路、４……ビタ
ビ復号回路、５……符号化回路、６，８……遅延
回路、７……排他的論理和回路、９……エラーカ
ウンタ、１０……制御回路。

Claims

【特許請求の範囲】１送信情報ビツトの時系列を畳込み符号化して
第１の符号シンボルの時系列とし、連続するあら
かじめ定めた数の前記第１の符号シンボルを構成
する第１の符号ビツトの群から消去パターンによ
り定まる位置の前記第１の符号ビツトを消去して
得た第２の符号シンボルの時系列を構成する第２
の符号ビツトのそれぞれに対応する受信データを
直列に入力し、制御信号に制御されて前記消去パ
ターンに試行錯誤的に同期し、前記第１の符号ビ
ツトが消去された位置に任意のダミービツトを挿
入し、このダミービツトの挿入位置を示す第１の
タイミング信号と共に出力するダミービツト挿入
回路と、前記ダミービツトの挿入された前記受信データ
の時系列および前記第１のタイミング信号を直列
並列変換し、前記第１の符号シンボルの時系列に
対応する並列データの時系列およびこの並列デー
タの時系列の前記ダミービツトの挿入位置を示す
並列の第２のタイミング信号を出力する直列並列
変換回路と、前記第２のタイミング信号を用いて前記並列デ
ータの時系列から前記ダミービツトを識別し、識
別したダミービツトにあらかじめ定めた尤度値を
与えて前記並列データの時系列を最尤復号し復号
情報ビツトの時系列を出力する最尤復号回路と、前記送信情報ビツトの時系列から前記第１の符
号シンボルの時系列を得た畳込み符号化と同じ畳
込み符号化により前記復号情報ビツトの時系列を
第３の符号シンボルの時系列に符号化する符号化
回路と、前記並列データのうち少くとも１列のデータの
硬判定を示すビツトの時系列を前記最尤復号回路
および前記符号化回路による遅延分だけ遅延させ
る第１の遅延回路と、前記第２のタイミング信号のうち、前記第１の
遅延回路に入力した前記ビツトの時系列に対応す
る列をその繰返し周期より短いあらかじめ定めた
時間遅延させる第２の遅延回路と、この第２の遅延回路の出力信号を用いて前記第
１の遅延回路が出力した前記ビツトの時系列から
前記ダミービツトを識別し、識別したダミービツ
トを除く前記ビツトの時系列のそれぞれのビツト
を前記第３の符号シンボルの時系列の対応するビ
ツトとビツト比較し、不一致のビツトの発生頻度
があらかじめ定めた値を超えると前記制御信号に
より前記ダミービツト挿入回路を制御して同期の
試行錯誤をやり直させる制御回路とを備えたことを特徴とする復号装置。