JPH0423463A - 非晶質半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は非晶質半導体メモリに関し、更に詳しくはマト
リックス金属電極及び電極間に挟持された２つの非晶質
半導体層とから成り、少なくとも１対の電極および半導
体層からショットキー障壁ダイオードが形成された簡単
かつ大容量が可能となる非晶質半導体メモリに関するも
のであるｂ（ロ）従来の技術 従来、本発明が目的とする不揮発性で大容量のメモリと
して、Ｓｉ単結晶基板を用いたＲＯＭ関係のＩＣメモリ
、または磁気ディスク、光磁気ディスク、ＣＤ等を用い
た記憶方式などが用いられている。以上の不揮発性メモ
リは、コンピュータ及びその関連装置の外部メモリとし
て使用されているが、コンピュータ分野の技術進展に伴
って、使用目的に応じて種々のメモリが使用されるよう
になっている。

（ハ）発明が解決しようとする課題 コンピュータの外部メモリは大容量の記憶装置を必要と
することが多く、Ｓｉ単結晶基板から作製されたＩＣメ
モリを用いる場合には、非常に高価となるので、用途が
限定されている。

現在、コンピュータの外部メモリとして一般的に用いら
れているものは磁気ディスクが主流であるが、更に大容
量化を図るために光磁気ディスクやＣＤ等が使用される
ようになっている。しかし、これらのディスクを用いる
外部メモリを使用する場合にはディスクを回転させる必
要があるため、機械的な回転と、読み取りヘッドの駆動
などを行う専用の再生装置が必要であること、更に、機
械的機構によるため、その動作速度はＩＣメモリと比較
するとかなり低速になり、コンピュータ及びその関連装
置の利用効率を下げることなどの問題があった。本発明
は、従来の外部記憶などに用いられていたメモリの課題
を解消し、大容量化が容易で、高速駆動が可能な外部メ
モリを提供することを目的としている。

（ニ）課題を解決するための手段及び作用この発明は、
少なくとも表面が絶縁性の基板上に形成された平行な複
数の第１の薄膜金属電極と、該第１の薄膜金属電極上に
形成した第１の非晶質半導体層と、該第１の非晶質半導
体層上に形成した第２の非晶質半導体層と、該第２の非
晶質半導体層上に形成された該第１の薄膜金属電極とほ
ぼ直交する方向に形成した複数の第２の薄膜金属電極と
から構成され、該第１及び第２の非晶質半導体層を介し
対向した該第１及び第２の薄膜金属電極の間で少なくと
も１つのショットキー障壁ダイオードか形成され、該対
向した第１及び第２の薄膜金属電極の選択した交点に上
記ノヨットキー障壁ダイオードを破壊する電圧印加によ
る書込と、上記交点に上記ノヨットキー障壁該ダイオー
ドを破壊しない電圧印加による読み出しとを行うことを
特徴とする非晶質半導体メモリである。

すなわち、この発明は、第１および第２の非晶質半導体
層からなる極薄膜の非晶質半導体部の上面および下面に
それぞれ第２および第１の薄膜金属電極を相互に直交す
る方向に配設し、それによって上記半導体層面の垂直方
向に少なくとも１つのノヨノトキー障壁ダイオードを形
成した素子を単位メモリ素子として得ろようにし、上記
非晶質半導体部の両面の第１．第２の薄膜金属電極の７
トリノタス化による大容量メモリを得るようにした乙の
である。

この発明において、第１および第２の非晶質半導体層の
組み合わせとしては、 （１）例えば、第１図に示すように、水素化非晶質ノリ
コン（ａ−３ｉ：１１）のｎ型層３と、１型層４の組合
わせや、 （１１）ホウ素Ｂを極小量添加したｐ−型層と、型層の
組合わせや、 （ｉｉｉ　）　Ｉ）−型層と、リンＰを少量添加したｎ
〜型層の組合わせが挙げられろ。また、 （ｉＶ）上記（ｉ）におけるａ−Ｓｉ：Ｈのｎ型層に代
えてａＳｉ；Ｈのｐ型層を用い、かつ上記（ｉ）におけ
ろ１型層４にＩ　ｐｐｍ前後のホウ素を添加したしのを
用いてら良い。

この第１および第２の非晶質半導体層の層厚（層形成時
の積層方向におけろ厚み）に関して、基板側に位置する
第１の非晶質半導体層である（１）のｎ型層３の層［ｄ
、［第１図参照コや（ｉｉＸｉｉｉ）のｐ−型層、ある
いは（１ｖ）のｐ型層の層厚は、数百＼０１ｊ後さらに
は、数十人前後が好ましく、具体的には＝ｌＯ〜１００
人が好ましく、さらには６０〜８０人か好ましく、７０
人に設定されるのかより好ましい。

また、第１の非晶質半導体層上に形成された第２の非晶
質半導体層の層厚に関しては、（ｉ）のｎ型層４の層厚
ｄ２［第１図参照］や（ｉｉＸｉｉｉ）のｎ型層、ある
いは（Ｉν）の１型層は、＋ｏｏｏＡ以下か好ましく、
さらには６００〜１（）［）０．入か好ましく、８００
人に設定されるのかより好ましい。

この発明において、基板及び第１の非晶質半導体層間に
位置する第１の薄膜金属電極としては、材料として、（
ｉＸｉｉ）および（ｉｉｉ　）のａ−５ｉ：Ｈのｎ型層
、ａ−３ｉ；Ｈのｐ−型層や、（ｉｖ）のａ−３ｉ；Ｈ
のｐ型層との接触によりショットキー障壁を形成し得る
金属が好ましく、ａ−３ｉ：Ｉ（のｎ型層にはＰｄ、八
ｕ、　Ｉ’ｔなどか好ましく、ａ−３ｉ；Ｈのｐ−型層
やｐ型層にはＭｇなとか好ましい。なお、第１図に示す
ように、第ｌの薄膜金属電極として、第１の非晶質半導
体層とてンヨノトキー障壁を形成しないＡｌ電極を用い
てらよい。この場合は、以下に述へろ第２の薄膜金属電
極と第２の非晶質半導体層との接触によリノヨットキー
障壁を形成することが必要である。

この発明において、第２の薄膜金属電極としては、材料
として、（ｉＸｉｉ）のａ−３ｉ；Ｈの１型層や（ｉｉ
ｉ　）のａ−３ｉ；Ｈのｎ−型層との接触によりノヨソ
トキー障壁を形成し得ろ金属が好ましく、Ｐｄ、Ａｕ、
Ｐｔなとの金属が好ましいしのとして挙げられろ。また
、Ｍｇなとの金属と上記（ｌｖ）のｌ　ｐｐｍ前後のホ
ウ素を添加したａ−３ｉ；１１のＬ型層との接触でムシ
ヨツトキー障壁を得ろことができる。

そして、第１および第２の薄膜金属電極の厚さ（各電極
層の積層方向の厚み）は、第１の薄膜金属電極の方か第
２のそれより厚く設定される。第１の薄膜金属電極の厚
さは８００〜１２００．ｔか好ましく、第２の薄膜金属
電極の厚さは４００〜６００人が好ましく、例えば、第
１図に示す乙のでは、第１の薄膜金属電極［Ａｌ電極（
２）］の厚さは１０００人程の厚さは５００人程度に設
定されろ。

また、第１．第２の薄膜金属電極におけろ電極間のピッ
チｌ（、およびＩ−＋　２（複数の電極群の一周期）お
よび電極幅Ｗ１およびＷ２（第１図参照）は、（＋）［
（、に関して　６０００〜１００００人か好ましく、８
０００人かより好ましい。

（２）Ｗ　、に関して　３０００〜５０００人が好まし
く、４０００人かより好ましい。

（３）Ｈ２に関して・６０００〜ｔｏｏｏｏ、人が好ま
しく、８０００人かより好ましい。

（Ｏｗ、に関して：　３０００〜５０００人か好ましく
、４０００人かより好ましい。

この発明におけろ第１および第２の非晶質半導体層は、
周知の方法で作成され得る。すなわち、プラズマＣＶＤ
法や光ＣＶＤ法あるいはスパッタ法なとを用し１て作成
できる。作成された第１および第２の非晶質半導体膜は
、不純物の添加によって容易に導電型を制御できる利載
を有する。例えば上述しｒコミ−３ｉ：Ｈなとの水素化
非晶質半導体などかそうでめろ。この非晶質半導体膜は
２００°Ｃ程度の温度で成膜することができる。従って
、基板は２００℃程度の耐熱性を持てばよく、結晶性の
問題らないので、安価ならのを使用することかできる。

また、本発明では、ａ−Ｓｉ　＋−ｔＧｅｘ：ｔｌやａ
−３ｉｔ−ｘＣｘＩＩなとの非晶質半導体膜も用いるこ
とかできる。

この発明における基板としては、ガラス仮等の剛性が高
く、絶縁性の基板を用いることが望ましいが、用途に応
じて金属基板上に絶縁膜を形成した基板などら用いるこ
とができろ。

本発明のメモリの単位メモリ素子は、極めて薄い非晶質
半導体層とその両側に設けたマトリックス状の金属電極
から成るンヨソトキー障壁ダイオードという簡単な構造
である。例えば、第１図においては、符号６て示すもの
が単位メモリ素子てありその縦Ｔ、ＷｈＥおよび高さＫ
はそれぞれ４０００へ、４０００Ａおよび２３７０人で
ある。従って、従来のｒＣメモリと比べて小面積て単１
ヶメモリ素子を形成することかでき、大容量化を図るこ
とか可能てめろ。

また、本発明のメモリの駆動には従来のＩＣメモリの方
法を用いろことができるので、高速駆動ら可能である。

本発明のメモリ：ま、２つの非晶質半導体薄膜層からな
る非晶質半導体部とこれを両面からはさむ金属電極とで
膜面の垂直方向にノヨノトキー障壁ダイオードを形成し
た素子を単位メモリ素子としており、両面の金属電極を
互いに直交する複数の電極にすることて、容易にマトリ
ックス化による大容量メモリを形成できるらのである。

上記のメモリへの書込は、マトリックスの中から選択し
た交点てノヨノトキー障壁ダイオード特性を破壊ずろた
めの逆バイアス電圧を、両側の電極から印加するたけて
よい。このような逆バイアス電圧を印加した単位メモリ
素子は短絡に近い状態になる。

記録したメモリからの読み出しは、ノヨゾトキー障壁グ
イオートを破壊１２すい低い逆）・イアスミ圧を印加す
る走査で行い、書キ込み単位メモリ素子部で（よ電流値
か犬３　（ｒ；ろことを検出すればよ上記の読み出しに
順バイアス電圧を印加する方法ら可能であるが、逆バイ
アス電圧印加の方か、ダイオード破壊の有無に対応する
読み出し電流値のコントラストを大きくすることかでき
ろ利点かある。

以上の説明でわかるように、本発明のメモリは、書き込
みが比較的容易に１回だけ可能なプログラム・リード・
オンリー・メモリー（ＦＲＯＭ）である。

（ホ）実施例 以下、本発明の詳細な説明する。

第１実施例 第１図は本発明の基本構成である第１実施例を模式的に
示した斜透視図である。

第１図において、ガラスの絶縁基板Ｉ上に約１０００人
のＡＱ薄膜をスパッタリングで成膜し、続いてフォトエ
ッヂングにより１μｍ以下のピッチで平行に配列した複
数の電極２を形成しである。電極２を設けたガラス基板
Ｉ上に、シリコン（Ｓｉ）の水素化合物ガスをプラズマ
ＣＶＤ法により分解し、水素化非晶質シリコン（ａ−３
ｉ：Ｈ）のｎ型層３、型層４を順次積層し、更にその上
に約５００人のＰｄ薄膜を電子ビーム蒸着て成膜した後
、フォトエソヂングにより１ｕｍ以下のピッチて電極２
と直交する方向に平行な複数の電極５を形成しである。

ａＳｌ・Ｉ（の１型層４と電極５はショットキー障壁を
形成し、一方、ａ−３ｉ：Ｈのｎ型層３と電極２とはシ
ョットキー障壁は形成していない。

なお、積層順序が第１図と逆に、ガラス基板上にＰｄ薄
膜、ａ−３ｉ：Ｈ（１’）　ｉ型層、ａ−５ｉ：１１の
ｎ型層、Ａρ薄膜の順になってらよい。

また、ｎ型層３はメモリ構成にした時の横方向の電流の
漏れであるクロストークを防止するため高抵抗て匪めて
薄い膜にし、ｉ型層４ら破壊電圧を高くシナいために１
０００人程度以下の膜厚にすることが望ましい。また、
上記のクロストークを防止するためにはＡＱ電極の間隔
は数１０００人程度必要となる。

第１図では、本発明の詳細な説明するため、膜厚方向を
拡張した形状にしたが、実際には非晶質半導体層の膜厚
よりもＡＱ電極あるいはＰｄ電極の間隔が大きくなって
いる。

以上の構成において、電極２と５のそれぞれの交点であ
る符号６て示す斜線部分が単位メモリ素子になっている
。

なお、基板としては、上記の実施例で用いたガラス基板
の他に、セラミック基板や表面に絶縁膜を形成した金属
基板などを用いることができる。

ショットキー障壁を形成する電極にはＰｄの他にＡｕ、
Ｐｔなどを用いることができる。

また、非晶質半導体層はＳｉのみでなく、ゲルマニウム
（Ｇｅ）や炭素（Ｃ）などを混合して形成した非晶質半
導体層にすることでバンドギャップを制御することらで
きる。

ＡＱ電極及びＰｄ電極は、その間隔を一定以上に保つこ
と以外には直線性や線幅などの精度によってメモリ性能
が低下することはなく、従来のＩＣメモリと比較して製
造が容易になっている。

このように本実施例では１例のショットキー障壁を有し
、それが正孔及び電子のブロッキング障壁として作用す
る素子を作成することができ、バイアス電圧印加による
素子破壊を利用したメモリ素子として用いることができ
る。この素子てはｐ型層及びｎ−型層を用いているので
クロストークを低減することができる。

第２図に、第１図の水素化非晶質シリコン層作製に用い
たプラズマＣＶＤ装置の概略を示した。

７は仕込み室、８はｎ型層作製室、９はｉ型層作製室、
ＩＯはｐ型層作製室、１１は取り出し室である。これら
の室の間には仕切りバルブ１２が設けられ、基板１４を
各室へ通し所定の非晶質半導体膜を形成させて別の室へ
移送するのと、各成膜室のガス組成を一定に保つために
用いられる。各成膜室にはガス源である符号１５〜Ｉ９
で示すガス源として、それぞれＣＨ，ガス、ＳｉＨ４ガ
ス、８２Ｈ，ガス、Ｈ２ガス、ＰＨ３ガスをパイプとバ
ルブで制御して送り、各室のガス組成を第１表のように
設定して成膜した。

第１表 本実施例では第１表の組成のガス雰囲気中で、基板１４
とカソード電極１３の間にＲＦ電源２゜からＲＦ電界を
印加し、この間のガスをプラズマ分解することによって
、基板上にｎ型層とｉ型層を形成した。

続いて、第１図の構成のメモリの動作について説明する
。選択した電極２と５の交点６に形成されたノヨットキ
〜障壁ダイオードにＩＯＶ程度の逆バイアスを印加し、
ダイオード特性を破壊して短絡状態にすることを信号の
書き込みとする。この書き込みダイオードと書き込みを
しない正常なダイオードの配列によりメモリのプラグラ
ムが終了する。読み出しは、約１ｖ程度の逆バイアス電
圧を各単位素子６に順次印加する走査を行い、正常なダ
イオード部では電流が流れず、書き込まれた部分て電流
か流れるのを検出し、タイミング信号に同期させて出力
すればよい。

以上のように対向する電極のピッチを１μｍ程度以下と
すると、数ｃｍ平方の非晶質半導体層の成膜面積が可能
であることから、極めて容量の大きいメモリを形成でき
る。

なお、本実施例では図示しなかったが、従来のＩＣメモ
リと同じように、メモリ部への印加電圧の走査と信号検
出のための周辺回路を、非晶質半導体メモリと同一基板
上に、非晶質膜または多結晶Ｓ１膜等を用いて形成する
ことによって、メモリ素子からの外部接続端子数を減少
できるので、全電極からボンディングなどで結線を行う
という問題を避けることができ、それによって実用化を
容易にすることがてきる利点を有する。

続いて、本発明の非晶質半導体メモリの構成を改良した
実施例について説明する。

第２実施例 本発明の第２実施例を平面図で示したのが第３図である
。この実施例の構成は、第１実施例のメモリを２段に積
層したもので、これにより単位面積当りのメモリ容量を
第１実施例の乙のよりも高くしている。

本実施例の構成も、上記第１実施例と同様に絶縁性基板
上に平行な複数の電極２１を形成する。

続いて、第１実施例の方法と膜厚によるａ−Ｓｉ：Ｆの
ｎ型層、ｉ型層及び電極２１と直交する方向に平行な複
数の電極２２を形成してショットキー障壁ダイオードを
構成する。更に電極２２の上に、上記の方法によりａ−
３ｉ：Ｈのｉ型層、ｎ型層及び電極２２と直交する方向
に平行な複数の電極２３を形成してショットキー障壁ダ
イオードを構成する。

以上の構成の第２実施例では、電極２１と２２から選択
すれば基板側のダイオード層をメモリとして使用するこ
とになり、電極２２と２３から選択すれば、２段目のダ
イオード層をメモリとして使用することになる。以上の
２つのダイオード層は独立して使用できるので単位面積
当り記憶容量を２倍にしたことになる。

以上で説明したように本発明の非晶質半導体メモリは構
成が簡単であり、また、極めて薄く形成できるので、ダ
イオード層を数段積層して、更に記憶容量を大きくする
ことらできる。

本発明の非晶質半導体薄膜は大面積で均一に形成できる
か、大面積のメモリを形成するとアクセスタイムが長く
なるので、適宜ブロックに分割してアクセスタイムを短
くするなどの方法を用いることもできろ。

（へ）発明の効果 本発明では、大面積で均一に成膜でき、しかも、不純物
で導電型を制御できる非晶質半導体薄膜と薄膜金属電極
によって、極めて簡単で小型化できるメモリの単位素子
を形成できるので、大容量のＦＲＯＭを容易に作製する
ことかできる効果がある。

【図面の簡単な説明】

第１図は本発明の非晶質半導体メモリの第１実施例の構
成を示す斜透視図、第２図は上記実施例におけるプラズ
マＣＶＤ成膜装置の概略を示した図、第３図は本発明の
第２実施例を説明するための平面図である。 ｌ　・ ３・・・ ４　・ ６　・・ ・・基板、２，２１．２３・・ ・・ｎ型非晶質ンリコン層、 ・・・ｉ型非晶質ノリコン層、 ２２・・・・Ｐｄ電極、 ・単位メモリ素子。 ・・Ａり電極、

Claims (1)

【特許請求の範囲】
1. １、少なくとも表面が絶縁性の基板上に形成された平行
   な複数の第１の薄膜金属電極と、該第１の薄膜金属電極
   上に形成した第１の非晶質半導体層と、該第１の非晶質
   半導体層上に形成した第２の非晶質半導体層と、該第２
   の非晶質半導体層上に形成された該第１の薄膜金属電極
   とほぼ直交する方向に形成した複数の第２の薄膜金属電
   極とから構成され、該第１及び第２の非晶質半導体層を
   介し対向した該第１及び第２の薄膜金属電極の間で少な
   くとも１つのショットキー障壁ダイオードが形成され、
   該対向した第１及び第２の薄膜金属電極の選択した交点
   に上記ショットキー障壁ダイオードを破壊する電圧印加
   による書込と、上記交点に上記ショットキー障壁該ダイ
   オードを破壊しない電圧印加による読み出しとを行うこ
   とを特徴とする非晶質半導体メモリ。