JPH04235363A - タイミング信号発生回路およびｉｃテストシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＣテストシステムに
関し、特に、タイミング信号発生回路の回路構成に関す
る。

【０００２】

【従来の技術】一般に、ＩＣをテストするためには、図
２に示すように、被テストＩＣ１を動作させるためのタ
イミング信号φ１　〜φｎ　を、予め設定されたプログ
ラムに基ずいて入力する必要がある。

【０００３】このことは、ＩＣテストシテム上では、通
常、タイミング信号発生回路２を、メモリ３上に記憶さ
れたプログラムによってコントロールしてタイミング信
号を発生させ、このタイミング信号を被テストＩＣ１に
入力することによって行なわれている。

【０００４】図３は、従来のタイミング信号発生回路の
構成を示すブロック図である。このタイミング信号発生
回路２は、基本タイミング信号発生回路４，バッファ５
，ディレイライン６および選択回路７からなる。

【０００５】基本タイミング信号発生回路２は一定の周
期のパルスを発生する。そして、このパルスは、バッフ
ア５を介してディレイライン６に入力される。

【０００６】ディレイライン６は、いくつかの遅延素子
８を縦列につないだものであって、各々の遅延素子８の
出力点からは、基本タイミング信号発生回路２で発生さ
れたパルスが、経過した遅延素子８の数に応じて遅延さ
れて出力され、選択回路７に入力される。

【０００７】選択回路７では、ディレイライン６からの
いくつかの出力信号のうち、外部のメモリ３に記憶され
ているプログラム値に対応した遅延時間をもつ出力信号
を選択し、タイミング信号φ１　〜φｎ　として被テス
トＩＣ１に出力する。

【０００８】

【発明が解決しようとする課題】以上説明したように、
従来のタイミング信号発生回路では、被テストＩＣに入
力するタイミング信号をプログラマブルに発生させる方
法として、基本タイミング信号をディレイラインでいく
つかの遅延信号に分ける方法を採っている。

【０００９】このため、従来のタイミング信号発生回路
には、遅延時間として、ディレイラインの分解能以下の
ものを、任意に発生させることができないという欠点が
あった。

【００１０】又、遅延素子の経時変化などによって、デ
イレイラインの出力の遅延時間に変化が生じた場合でも
、この変化を補正することができないという欠点もあっ
た。

【００１１】

【課題を解決するための手段】本発明のタイミング信号
発生回路は、基本タイミング信号を発生する基本タイミ
ング信号発生回路と、外部のメモリーに記憶されたプロ
グラム値に対応したデータを記憶するリード・オンリー
・メモリと、前記リード・オンリー・メモリからのデジ
タルデータを入力とするデジタル・アナログ変換器と、
前記基本タイミング発生回路の出力信号と前記デジタル
・アナログ変換器の出力信号とを入力とする差動ライン
バッファとを含み、前記外部のメモリのプログラム値を
アドレス情報として前記リード・オンリー・メモリをア
クセスし、このアドレス情報に対応するリード・オンリ
ー・メモリのデータを前記デジタル・アナログ変換器に
入力してアナログデータに変換し、このアナログデータ
を前記差動ラインバッファに入力してこの差動ラインバ
ッファの論理しきい値を前記プログラム値に対応する値
に設定することによって、前記基本タイミング信号を前
記プログラム値に対応させて遅延させることを特徴とす
る。

【００１２】

【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の構成
を示すブロック図である。

【００１３】本実施例のタイミング信号発生回路９では
、基本タイミング信号発生回路４からのパルスは、バッ
ファ５を経て差動ラインバッファ１０の一方の入力に入
力される。

【００１４】差動ラインバッファ１０の他方の入力には
、デジタル・アナログ変換器（以後ＤＡＣと記す）１１
の出力を接続する。

【００１５】ＤＡＣ１１の入力には、リード・オンリー
・メモリ（以後ＲＯＭと記す）１２の出力を接続する。 ＲＯＭ１２には、外部のメモリ３に記憶されたプログラ
ム値に対応したデータが記憶されている。

【００１６】今、外部のメモリ３に記憶されているプロ
グラム値をアドレス情報としてＲＯＭ１２をアクセスす
ると、それに対応するデータがＤＡＣ１１へ出力される
。

【００１７】ＤＡＣ１１からは、差動ラインバッファ１
０に対して、プログラム値に対応した電圧レベルが出力
される。そして、差動ラインバッファ１０では、ＤＡＣ
１１から出力される電圧レベルに応じて論理しきい値が
決まる。

【００１８】ところで、差動ラインバッファ１０におい
ては、パルスが入力されてから出力されるまでの遅延時
間は、入力パルスの立ち上がりの遷移区間における勾配
の大きさと論理しきい値の大きさとで決まるので、ＤＡ
Ｃ１１からの出力の電圧レベルがこの差動ラインバッフ
ァ１０での遅延時間を決定することになる。

【００１９】しかも、上述のＤＡＣ１１からの出力の電
圧レベルの大きさは、ＲＯＭ１２のデータを変えること
によって任意に変更することができる。

【００２０】従って、本実施例では、ＲＯＭ１２のデー
タを変えることによって、遅延時間の分解能を任意に設
定することができるし、又、ＲＯＭ１２のデータを補正
することにより、遅延時間の経時的な変化を容易に補正
することができる。

【００２１】

【発明の効果】以上説明したように、本発明は、外部の
メモリに記憶されているプログラム値に対応したＲＯＭ
のデータをＤＡＣに与え、ＤＡＣからの出力によって差
動ラインバッファの論理しきい値を変えている。

【００２２】このため、本発明によれば、ＲＯＭのデー
タを変えることによって、タイミング信号の遅延時間の
分解能を任意に設定できるし、又、ＲＯＭのデータを補
正することにより、遅延時間の経時的変化を容易に補正
することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】ＩＣテストシステムのタイミング信号の関係を
示すブロック図である。

【図３】従来のタイミング信号発生回路の構成を示すブ
ロック図である。

【符号の説明】

１　　　　被テストＩＣ ２，９　　　　タイミング信号発生回路３　　　　メモ
リ ４　　　　基本タイミング信号発生回路５　　　　バッ
ファ ６　　　　ディレイライン ７　　　　選択回路 ８　　　　遅延素子 １０　　　　差動ラインバッファ １１　　　　ＤＡＣ １２　　　　ＲＯＭ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　基本タイミング信号を発生する基本タ
   イミング信号発生回路と、外部のメモリーに記憶された
   プログラム値に対応したデータを記憶するリード・オン
   リー・メモリと、前記リード・オンリー・メモリからの
   デジタルデータを入力とするデジタル・アナログ変換器
   と、前記基本タイミング発生回路の出力信号と前記デジ
   タル・アナログ変換器の出力信号とを入力とする差動ラ
   インバッファとを含み、前記外部のメモリのプログラム
   値をアドレス情報として前記リード・オンリー・メモリ
   をアクセスし、このアドレス情報に対応するリード・オ
   ンリー・メモリのデータを前記デジタル・アナログ変換
   器に入力してアナログデータに変換し、このアナログデ
   ータを前記差動ラインバッファに入力してこの差動ライ
   ンバッファの論理しきい値を前記プログラム値に対応す
   る値に設定することによって、前記基本タイミング信号
   を前記プログラム値に対応させて遅延させることを特徴
   とするタイミング信号発生回路
2. 【請求項２】　　タイミング信号発生回路として、請求
   項１記載のタイミング信号発生回路を用いたことを特徴
   とするＩＣテストシステム。