JPH04235426A - シリアル信号切替制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はシリアル信号切替制御回路に関し
、特にディジタル通信装置等において複数の制御部がシ
リアル信号を用いて他の回路の制御を行う場合の信号切
替制御回路に関する。

【０００２】

【従来技術】従来のシリアル信号切替制御回路を図３に
示す。図においては、２枚の制御パッケージ１，２から
のデータを切替制御パッケージ３によって切替えて被制
御パッケージ４に入力する場合の構成が示されている。

【０００３】制御パッケージ１は、制御用パラレル信号
１２を制御用シリアル信号１４に変換するパラレル―シ
リアル（Ｐ／Ｓ）変換部１１を有している。なお、１３
はシリアル信号１４のフレームパルス、１５はクロック
である。

【０００４】また、制御パッケージ２も、制御パッケー
ジ１と同様なパラレル−シリアル変換部２１を有してい
る。なお、２３はシリアル信号２４のフレームパルス、
２５はクロックである。

【０００５】さらにまた、切替制御パッケージ３は切替
制御部３３とセレクタ３１，３２及び３７とを有し、切
替制御部３３から出力される切替制御信号３６に基づき
、セレクタ３１，３２及び３７を同時に切替える。

【０００６】被制御パッケージ４は、切替制御パッケー
ジ３内のセレクタ３１から出力される制御用シリアル信
号３４を入力とし、制御用パラレル信号４３に変換して
分離する、シフトレジスタ等からなるシリアル―パラレ
ル（Ｓ／Ｐ）変換部４１を有する。なお、シリアル―パ
ラレル変換部４１には、セレクタ３２，３７から夫々出
力されるフレームパルス３５、クロック３８も入力され
る。

【０００７】次に、上述した従来のシリアル信号切替制
御回路の動作について図４のタイムチャートを用いて説
明する。図においては、図１中の制御パッケージ１から
出力される制御用シリアル信号１４、フレームパルス１
３、クロック１５が示されている。同様に、制御パッケ
ージ２から出力される制御用シリアル信号２４、フレー
ムパルス２３、クロック２５も示されている。

【０００８】また、切替制御信号３６はその極性（Ｈ又
はＬ）によって図１中のセレクタ３１，３２，３７を切
替えるものである。

【０００９】さらにまた、図には、セレクタ選択後の制
御用シリアル信号３４、フレームパルス３５、クロック
３８も示されており、これら各信号に基づき、被制御パ
ッケージ内では、フレームパルス３５に応答してパラレ
ル信号４３が生成される。なお、図４では被制御パッケ
ージ内のシリアル―パラレル変換部４１のパラレル信号
４３は、フレームパルス３５の立下りで、出力されるも
のとして、示されている。

【００１０】被制御パッケージ４ではパラレル信号４３
に基づいて通信制御等が行われる。

【００１１】ところで、図３に示されている従来のシリ
アル信号切替制御回路では、２系統の制御パッケージか
ら夫々出力される制御用シリアル信号及びフレームパル
スは、両系統間で非同期である。そのため、図４に示さ
れているように、切替制御信号３６の発生前後のフレー
ムパルス３５の間隔が、正しい１フレームの周期よりも
短くなってしまう。これにより、被制御パッケージ側の
シリアル―パラレル変換部４１へ誤った周期のシリアル
パルス３５が入力されるため、制御用パラレル信号４３
には、データＤのように“Ａ”と“Ｂ”とが混在し、出
力ビット位置がずれた誤ったデータが出力され、その結
果誤制御を行ってしまうという欠点があった。

【００１２】

【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は誤ったデータが
出力されることのないシリアル信号切替制御回路を提供
することである。

【００１３】

【発明の構成】本発明によるシリアル信号切替制御回路
は、外部入力される複数種類のシリアルデータとその各
々に対応し、対応シリアルデータのフレームを規定する
フレームパルスとを同時に切替えて送出する切替え手段
と、この切替え手段からのシリアルデータを順次保持し
、その１フレーム分を前記フレームパルスに応答してパ
ラレルデータとして送出する変換手段とを有するシリア
ル信号切替制御回路であって、前記切替え手段による切
替え動作直後における前記変換手段への前記フレームパ
ルスの入力を禁止する禁止手段を有することを特徴とす
る。

【００１４】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１５】図１は本発明によるシリアル信号切替制御
回路の一実施例の構成を示すブロック図であり、図３と
同等部分は同一符号により示されている。図において、
本実施例のシリアル信号切替制御回路は、切替制御信号
３６を、切替選択後のフレームパルス３５でラッチする
ラッチ回路５４及びそのラッチした信号と切替制御信号
３６との排他的論理和をとるゲート５５を含むパルス生
成回路５０と、その排他的論理和ゲートからの出力５２
と切替選択後のフレームパルス３５との論理和をとるゲ
ート５３とが図３の回路に追加された構成となっている
。

【００１６】制御パッケージ１は、制御用パラレル信号
１２を制御用シリアル信号１４へ変換し、切替制御パッ
ケージ３へ制御用シリアル信号１４、フレームパルス１
３及びクロック１５を送出する。同様に、制御パッケー
ジ２は、切替制御パッケージ３へ制御用シリアル信号２
４、フレームパルス２３及びクロック２５を送出する。 また、切替制御パッケージ３は、切替制御部３３から出
力される切替制御信号３６の情報に基づいて、２系統の
制御パッケージからの制御用シリアル信号、フレームパ
ルス及びクロックのうちの１系統をセレクタ３１，３２
及び３７で選択する。

【００１７】図２には、切替制御信号３６がＬからＨへ
変化した場合における本実施例の回路各部の動作のタイ
ムチャートが示されている。切替制御信号がＬからＨに
変化すると、セレクタ選択後の制御用シリアル信号３４
及びフレームパルス３５は、図２に示されているように
なる。ここで、切替制御信号３６を、切替選択後のフレ
ームパルス３５でラッチすることにより、パルス生成回
路５０内のラッチ回路５４から出力５１が送出される。 さらに、この出力５１と切替制御信号３６との排他的論
理和をとったものが、パルス生成回路５０から出力５２
として送出される。

【００１８】この出力５２は、切替制御信号３６がＬか
らＨへ変化した時点からフレームパルス３２が次に立上
った時点までＨとなる信号である。すなわち、元の切替
制御信号とラッチされた切替制御信号とのレベルが異な
ったときにのみ、Ｈとなるのである。

【００１９】この出力５２とセレクタ選択後のフレーム
パルス３５とを論理和ゲート５３を通して論理和した信
号であるフレームパルス４２は、フレームパルス３５に
ついて、切替制御後、１発目にくるパルスをマスクした
波形となる。このため、切替時における出力ビット位置
がずれた誤ったデータは、制御用パラレル信号４３とし
て出力されない。よって、切替前の制御パッケージ１の
制御データＥが、さらに次のフレームパルスの立下りが
現れるまで保持されることとなる。

【００２０】つまり、誤動作の生じる部分である切替動
作直後のフレームパルスの入力を禁止しているのである
。

【００２１】なお、本実施例では、制御パッケージが２
枚の場合について説明したが、３枚又はそれ以上の制御
パッケージが含まれる場合についても、本発明が適用で
きることは明白である。その場合には、各セレクタの入
力端子数を増せば良い。

【００２２】

【発明の効果】以上説明したように本発明は、誤った制
御データがシリアル―パラレル変換されないよう、切替
動作直後はフレームパルスの入力を禁止することにより
、切替時に誤制御が行われないという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例によるシリアル信号切替制御回
路の構成を示すブロック図である。

【図２】図１の各部の動作を示すタイムチャートである
。

【図３】従来のシリアル信号切替制御回路の構成を示す
ブロック図である。

【図４】図３の各部の動作を示すタイムチャートである
。

【符号の説明】

１３，２３，３５，４２　　フレームパルス１４，２４
，３４　　シリアル信号 １５，２５，３８　　クロック ３１，３２，３７　　セレクタ ５０　　パルス生成回路 ５３　　論理和ゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　外部入力される複数種類のシリアルデ
   ータとその各々に対応し、対応シリアルデータのフレー
   ムを規定するフレームパルスとを同時に切替えて送出す
   る切替え手段と、この切替え手段からのシリアルデータ
   を順次保持し、その１フレーム分を前記フレームパルス
   に応答してパラレルデータとして送出する変換手段とを
   有するシリアル信号切替制御回路であって、前記切替え
   手段による切替え動作直後における前記変換手段への前
   記フレームパルスの入力を禁止する禁止手段を有するこ
   とを特徴とするシリアル信号切替制御回路。