JPH02117245A

JPH02117245A - 伝送速度変換装置

Info

Publication number: JPH02117245A
Application number: JP63271444A
Authority: JP
Inventors: Takeshi Narita; 武司成田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-10-27
Filing date: 1988-10-27
Publication date: 1990-05-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はディジタルデータの伝送速度を変換する場合
に用いられる伝送速度変換装置に関するものである。

（従来の技術）従来の断種装置は、主にメモリとワングカウンタとで構
成されるＦＩＦＯメモリによるものであった。しかしな
がら、このＦＩＦＯメモリではメモリかＩＣ化されてい
るため、へＲ長を自由に変更てきないという問題点が必
った。そこて、ＴＴＬを用いてＦＩＦＯメモリを構成す
ることも考えられるが、ＴＴＬを使うと処理速度か低下
し変換可能な速度の幅か狭くなってしまう問題点が生じ
る。また、メモリは読出しと書込みとを同時に行い１ｑ
ないため、この点で変換可能な速度の幅が制限されると
いう問題点があった。

（発明が解決しようとする課題）上記のように従来の伝送速度変換装置はメモリを用いて
いたため、へＲ長を自由に変更できず、読出しと書込み
を同時に行えず変換可能な速度の幅が制限される問題点
があり、そこでメモリに代えてＴＴＬを用いたとしても
処理速度か遅いことから変換可能な速度の幅の狭さは改
善されないという問題点がおった。

本発明はこのような従来の伝送速度変換装置の問題点を
解決せんとしてなされたもので、その目的は語長の変更
を自由に行うことができ、処理速度が速く変換可能な速
度の幅を広げることの可能な伝送速度変換装置を提供す
ることである。

［発明の構成］（課題を解決するための手段）本発明では、第１のクロックを発生する第１のクロック
発生回路と、第２のクロックを発生する第２のクロック
発生回路と、ラッチタイミングパルスを発生するパルス
発生回路と、前記第１のクロックによりデータシフトを
行う第１のシフトレジスタと、この第１のレジスタの各
ビットを前記ラッチタイミングパルスに基づき並列にラ
ッチするとともに前記第２のクロックによりデータシフ
トを行う第２のシフトレジスタとを具備させて速度変換
装置を構成した。

（作用）上記構成によると、第１のシフトレジスタから第２のシ
フトレジスタへは並列にデータが送られるから処理速度
を速めることができ、シフトレジスタの段数を選択する
ようにすることで語長を変更し得る。

（実施例）以下、図面を参照して本発明の一実施例を説明する。第
１図は本発明の一実施例のブロック図である。同図にお
いて、１は第１のシフトレジスタであり、所要の段数が
設定される。２は段切換スイッチであり、第１のシフト
レジスタ１の段を選択切換えしてシフトを生じさせるも
のである。

３は第１のクロック発生回路であり、第１のシフトレジ
スタ１かデータシフトを起こすためのクロックを発生す
る。４は第２のシフｌ−レジスタを示し、第１のシフト
レジスタ１と同じ段数を有している。第２のシフトレジ
スタ４と第１のシフトレジスタ１との各段は夫々相互に
接続されており、パルス発生回路５から出力されるラッ
チタイミングパルスによって第２のシフトレジスタ４は
第１のシフトレジスタ１のデータを並列に取込みラッチ
する。第２のシフトレジスタ４は第２のクロック発生回
路６から発生されるクロックによりデータシフトを生じ
る。７は段切換スイッチであり、第２のクロック発生回
路６の出力に同期して切換えられる。

このような構成の伝送速度変換装置で６段のシフト段数
とされた場合の動作は以下のようである。

段切換スイッチ２，７は当初において端子ａ１を選択す
るように切換えられる。スイッチ２にディジタルデータ
か到来する。ここで、第１のクロック発生回路３より発
生されるクロックの周波数が到来するデータの周波数に
等しいとすれば、段切換スイッチ２が端子ａ１〜ａ６と
動くからディジタルデータは到来する毎にシフトされ６
段のレジスタを満す。パルス発生回路５のパルス発生周
期か第１のクロック発生回路３が発生するクロックの周
期の６倍とすると、第１のシフトレジスタ１に６ビツト
のデータが到来してシフトされる毎にパルス発生回路５
よりラッチタイミングパルスが発生されることになり、
第１のシフトレジス−ｔ）１から第２のシフトレジスタ
４に対する並列データ転送が行われる。ラッチ後第１の
シフトレジスタ１１は第１のクロック発生回路３による
データのシフトを行える。一方、第２のシフトレジスタ
４では第２のクロック発生回路６から発生されるクロッ
クで段切換スイッチ７か端子ａ１〜ａ６へと切換えられ
データシフ］へがなされるから、第２のクロック発生回
路６のクロックの周波数が第１のクロック発生回路１の
クロックの周波数の２倍とすると、段切換スイッチ７か
ら出力されるデータはスイッチ２に入力したデータの２
倍の速度を持つことになる（第２図）。ただし、第２の
シフトレジスタ４には６ビツトのデータしかないので、
伝送されるデータの半分（後半）は無意味でおる。

以上の構成による装置でも速度変換を行い得るが実際に
用いる場合には、第３図のように、第１図に示した伝送
速度変換装置を２組設け、この伝送速度変換装置ｉｏｏ
＾、　１００Ｂをスイッチ２００Ａ、　２００Ｂで切換
えて用いるようにする。第３図に示すようにスイッチ２
００Ａ、　２００Ｂの切換えパルス発生タイミングは入
力データの語長（ここでは６ビツｌ−）に同期させる。

また、パルス発生回路５のパルス発生タイミングはシフ
トレジスタ１にデータが格納（６ビツト分）された直後
とする。このようにすればスイッチ２０ＯＡ、　２００
Ｂかｂｌに接続されている時は伝送速度変換装＠１ＯＱ
Ａが入力用、１００Ｂが出力用となり、同様にｂ２に接
続された時は１００Ａか出力用、１００Ｂが入力用とな
る。第４図のスイッチ切換パルスはスイッチ２００Ａ、
　２００Ｂの切換タイミングを示している。このため、
入出力を同時に行うことができ、伝送速度変換装置をひ
とつだけ用いる場合より、入力と出力のタイミング（出
力の入力に対するビットの遅れ）の調整幅を大きく取る
ことができる（第４図参照）。すなわち、遅れゼロから
４ピッ１〜遅れまで（最小）の調整か可能となる。

なお、上記の速度変換は１列に過ぎず、入力に対して出
力を１倍以外の倍数（整数倍とは限らない。）にするこ
とも、逆に入力を速くして出力を遅くすることもできる
。このようにするには、クロックやパルスの周波数を適
宜に設定し、第３図の伝送速度変換装置及びスイッチの
数を変更することで対応できる。

［発明の効￥］以上説明したように本発明によれば、第１のシフトレジ
スタから第２のシフトレジスタヘデータが並列に転送さ
れるので処理速度を早め変換可能な速度の幅を広げるこ
とか可能であり、シフトレジスタの段数を選定すれば語
長の変更が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例の動作を説明するためのタイミングチャ−ト
、第３図は本発明の応用例のブロック図、第４図は第３
図の応用例を説明するためのタイミングチャートである
。１・・・第１のシフトレジスタ、２．７・・・段切換スイッチ、３・・・第１のタロツク発生回路、４・・・第２のシフトレジスタ、５・・・パルス発生回路、６・・・第２のクロック発生回路、１００Ａ、　１００Ｂ・・・伝送速度変換装置、２００
Ａ、　２００Ｂ・・・スイッチ

Claims

【特許請求の範囲】

第１のクロックを発生する第１のクロック発生回路と、
第２のクロックを発生する第２のクロック発生回路と、
ラッチタイミングパルスを発生するパルス発生回路と、
前記第１のクロックによりデータシフトを行う第１のシ
フトレジスタと、この第１のレジスタの各ビットを前記
ラッチタイミングパルスに基づき並列にラッチするとと
もに前記第２のクロックによりデータシフトを行う第２
のシフトレジスタとを具備することを特徴とする伝送速
度変換装置。