JPH04235437A - バッフアメモリの制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はバッフアメモリの制御
装置、特にテレビジョン電話・会議システムに用いられ
るビデオコーデックに好適なバッフアメモリの制御装置
に関する。

【０００２】

【従来の技術】テレビジョン電話・会議システムの端末
装置には図５に示されるようなビデオコーデック７０が
用いられており、このビデオコーデック７０はビデオ符
号器７３とビデオ復号器７４から構成されている。

【０００３】ビデオ符号器７３では、前段に配されてい
るビデオ入出力機器〔図示せず〕から端子７１を介して
供給されるビデオ信号に対し各種信号処理が行われると
共に、ＣＣＩＴＴ勧告Ｈ．２６１〔以下、単に勧告と称
する〕で規定される符号化を行なった後、符号化したデ
ータをビットシリアルで端子７２を介して出力するもの
である。即ち、ビデオ信号符号器７５にて動き補償、フ
レーム間予測等の処理をした後に、ＤＣＴ、量子化等を
施して変換係数ＴＣを形成すると共に、各種のフラグ情
報、識別情報、特性情報等が付加されて伝送符号器７６
に供給される。

【０００４】このビデオ符号器７３では、ビデオ信号は
以下に説明するように４層よりなる階層構造として多重
化される。上述の４層とは、フレーム層、グループ・オ
ブ・ブロック〔以下、単にＧＯＢと称する〕層、マクロ
ブロック〔以下、単にＭＢと称する〕層、ブロック層で
あり、その夫々は固有のデータフオーマットを有してい
る。

【０００５】フレーム層について、図６を参照して説明
する。フレーム層は、図６に示されるように、フレーム
ヘッダとそれに続くＧＯＢとから構成される。フレーム
開始符号〔以下、単にＰＳＣと称する〕は、データフオ
ーマットに於いて、先頭に付される符号であり２０ビッ
ト〔”００００　００００　００００　０００１　００
００”〕からなる固定長コードとされている。フレーム
番号ＴＲは５ビットでフレーム番号を表わす。タイプ情
報ＰＴＹＰＥは６ビットで１フレーム全体の情報を表わ
す。拡張用データ挿入情報ＰＥＩは、１ビットで次の拡
張用データ領域（予備情報）の有無を示すもので、“１
”の時、有りとされる。

【０００６】予備情報ＰＳＰＡＲＥは、０／８／１６の
いずれかの８ビット単位のデータで表され、現在のとこ
ろ符号化装置側ではＣＣＩＴＴにより使い方が規定され
るまで、この予備情報ＰＳＰＡＲＥを挿入してはならな
いとされている。ＧＯＢは、各フレームのデータを表し
ているもので、以下説明する。

【０００７】ＧＯＢは、ＣＩＦフレームでは図７に示さ
れるように（１／１２）　フレームに相当し、ＱＣＩＦ
フレームでは図８に示されるように（１／３）フレーム
に相当するものとされている。ＧＯＢは、図９に示され
るようなデータフオーマットによって構成されている。 以下、図９に基づいて、説明する。ＧＯＢ層は、ＧＯＢ
ヘッダとそれに続くＭＢとから構成される。ＧＯＢ開始
符号〔以下、単にＧＢＳＣと称する〕は、データフオー
マットに於いて先頭に付されるコードであり１６ビット
〔”００００　００００　００００　０００１”〕から
なる固定長コードとされる。

【０００８】ＧＯＢ番号ＧＮは４ビットでＧＯＢの位置
を表す。量子化特性情報ＧＱＵＡＮＴは５ビットで量子
化特性の情報を表わす。拡張用データ挿入情報ＧＥＩは
、１ビットで次の拡張用データ領域（予備情報）の有無
を示すもので、“１”の時、有りとされる。予備情報Ｇ
ＳＰＡＲＥは、０／８／１６のいずれかの８ビット単位
のデータで表され、現在のところ符号化装置側ではＣＣ
ＩＴＴにより使い方が規定されるまで、この予備情報Ｇ
ＳＰＡＲＥを挿入してはならないとされている。上述の
ＧＯＢは、図１０に示されるように３３個のマクロブロ
ックＭＢに分割される。

【０００９】マクロブロックＭＢ層は、図１１に示され
るようなデータフオーマットによって構成されている。 以下、図１１に基づいて、説明する。マクロブロックＭ
Ｂ層は、マクロブロックＭＢのヘッダと、それに続くブ
ロックのデータとから構成される。マクロブロックアド
レス〔以下、単にＭＢＡと称する〕は、ＧＯＢに於ける
マクロブロックＭＢの位置を示すもので、その伝送順序
が図１０に示されている。このＭＢＡの夫々には図１２
に示されるように可変長コードが規定されている。尚、
ＧＯＢヘッダの直後或いは符号化されたマクロブロック
ＭＢの直後にビットをスタッフするためにＭＢＡスタッ
フ符号と称される特別なコードを挿入でき、このコード
は復号装置側で捨てられる。

【００１０】タイプ情報〔以下、単にＭＴＹＰＥと称す
る〕は、マクロブロックＭＢの種別、どのデータ要素が
現れるのかを示すもので、図１３にその詳細が示されて
いる。このＭＴＹＰＥには、ＭＴＹＰＥの夫々に対応し
て図１３に示されるように可変長コードが規定されてい
る。尚、図１３に於いて、“Ｘ”は、そのマクロブロッ
クＭＢに該当する要素の含まれることが示されている。 また、非動き補償マクロブロックＭＢにフイルタを適用
する場合には、動きベクトルをゼロベクトルとして“Ｍ
Ｃ＋ＦＩＬ”を宣言する。量子化特性情報ＭＱＵＡＮＴ
は、ＧＯＢの中で当該マクロブロックＭＢ及び当該マク
ロブロックＭＢ以後のマクロブロックＭＢで使用される
量子化特性を指示する５ビットのコードであり、これは
ＭＴＹＰＥにより指示された場合にのみ現れる。この量
子化特性情報ＭＱＵＡＮＴは、前述の量子化特性情報Ｇ
ＱＵＡＮＴと同じである。

【００１１】動きベクトル情報〔以下、単にＭＶＤと称
する〕は、全てのＭＣマクロブロックＭＢに含まれる。 このＭＶＤの夫々には対応して図１４に示されるように
可変長コードが規定されている。有意ブロックパターン
〔以下、単にＣＢＰと称する〕は、少なくとも一つの変
換係数ＴＣが伝送されるブロックを表すもので、前述の
ＭＴＹＰＥにより指示された場合にのみ現れる。このＣ
ＢＰの夫々には図１５に示されるように可変長コードが
規定されている。ブロックデータは、図１６に示される
ように１６画素×１６ラインを有し８画素×８ラインに
４分割されている輝度信号のブロックＢＹ１〜ＢＹ４と
、この輝度信号と空間的に対応し図１７及び図１８に示
される８画素×８ラインの色差信号のブロックＢＣＲ　
、ＢＣＢ　から構成される。

【００１２】ブロック層は上述のブロックＢＹ、ＢＣＲ
　、ＢＣＢ　から構成され、ブロックＢＹ、ＢＣＲ　、
ＢＣＢ　のデータは図１９に示されるように６４バイト
単位で伝送される変換係数ＴＣと、それに続いて伝送さ
れブロックの終了を示すエンド・オブ・ブロックコード
〔以下、単にＥＯＢと称する〕から構成される。伝送順
序は輝度信号のブロックＢＹ、色差信号のブロックＢＣ
Ｒ　、ＢＣＢ　の順序とされる。上述のブロックＢＹ、
ＢＣＲ、ＢＣＢ　の夫々は、図２０にて示されるように
８画素×８ラインからなる６４個の変換係数ＴＣから構
成されており、この量子化された変換係数ＴＣは図２０
中の矢示に示される数字の順序で伝送される。

【００１３】伝送符号器７６では、上述の変換係数ＴＣ
を初めとして各種のフラグ情報、識別情報、特性情報等
の内、所定のものを符号化する。尚、図６中、伝送復号
器、バッフアメモリ、ビデオ信号多重化復号器、情報源
復号器等からなるビデオ復号器７４については説明を省
略する。

【００１４】伝送符号器７６では上述したように各種符
号化及び各種符号化のための処理がなされるが、その一
例を図２１を参照して以下に説明する。この伝送符号器
７６では、変換係数ＣＴから第１及び第２の特性値が形
成される。即ち、第１の特性値は図２０に示される数字
の順序にて伝送する際に、連続する零の数〔以下、ラン
と称する〕Ｒであり、第２の特性値は上述のランＲに続
く零以外の値〔以下、レベルと称する〕ＬＶである。

【００１５】図２１の構成に於いて、特性値生成部８１
では端子８０から供給される固定長の変換係数ＴＣに基
づいてランＲとレベルＬＶの２つの特性値が形成される
。このランＲ及びレベルＬＶは端子８２、８３を介して
送信バッフア７７に供給される。

【００１６】図２２には、勧告で規定されているランＲ
とレベルＬＶの組み合わせの内、発生頻度の高い６２通
りの組み合わせに対応する可変長コードが示されている
。図２２の可変長コードに於いて、“１ｓ”は最初の係
数データの場合のコードであることを意味しており、ま
た、“１１ｓ”は２番目の係数データの場合のコードで
あることを意味している。また、最後のビット“ｓ”は
レベルＬＶの正負を示し、サインビットＳＢの値が代入
され、“０”は正、“１”は負とされる。

【００１７】また、若し、ランＲ及びレベルＬＶの値の
組み合わせに対応する可変長コードが勧告に規定されて
いない場合には、図２２に示されるエスケープコード〔
以下、ＥＳＣとする〕と称される６ビットの識別コード
と、図２３に示される６ビットのランＲと、図２４に示
される８ビットのレベルＬＶと、５ビットの有効データ
長とからなる２５ビットの固定長コードが構成される。 尚、図２４に示されるレベルＬＶの８ビットの固定長コ
ードに於けるＭＳＢがサインビットＳＢとされる。

【００１８】上述した各種のコード、例えば、ＭＢＡ、
ＭＴＹＰＥ、ＭＶＤ、ＣＢＰ、勧告に規定されている変
換係数ＴＣといった可変長コード或いは、ＧＢＳＣ、Ｐ
ＳＣ、勧告に規定されていない変換係数ＴＣといった固
定長コードを送信バッフア７７を介して回線に出力する
技術としては図２５〜図２７に示されるようなものがあ
る。

【００１９】図２５は上述のデータが回線に１ビットの
シリアルデータとして出力されることに着目して構成さ
れたものである。この場合の伝送符号器７６は可変長化
ブロック８６及びパラレル・シリアル変換回路８５から
構成されている。可変長化ブロック８６にて、所定のデ
ータが可変長コードに変換されると共に、該可変長コー
ドに有効データ長が付加されてシリアルデータとされ、
或いは固定長コードに有効データ長が付加されてシリア
ルデータとされる。そして、このシリアルデータが、１
ビットのメモリをｎ段、縦続接続してなるバッフアメモ
リとしての送信バッフア７７を介して回線に順次出力さ
れる。

【００２０】図２６は、可変長符号化されたデータの最
長ビット数が２０となることに着目して構成されたもの
である。この場合の伝送符号器７６は可変長化ブロック
８６及びパラレル・シリアル変換回路８５から構成され
ている。可変長化ブロック８６にて所定のデータが可変
長コードに変換され、或いは、固定長コードとされる。 そして、上述の可変長コード或いは固定長コードのパラ
レルデータに、例えば、５ビットの有効データ長が附加
されて２５ビットのパラレルデータが１データブロック
とされる。そして、該データブロックがバッフアメモリ
としての送信バッフア７７に供給される。

【００２１】送信バッフア７７は、一段当たり２５ビッ
トの容量とし、これをｎ段設けて構成しているもので、
２５ビットのパラレルデータを１データブロックとし、
このデータブロック単位で格納できるようにしたもので
ある。可変長コード或いは固定長コードは、上述の送信
バッフア７７内を順次、移動してパラレル・シリアル変
換回路８５に供給され、パラレル・シリアル変換回路８
５にてシリアルデータに変換される。このシリアルデー
タが、回線に順次出力される。

【００２２】図２７は、図２６のように２５ビットのパ
ラレルデータを１回で書き込むのではなく、最長２０ビ
ットとされる可変長コード或いは固定長コードを１０ビ
ット毎に分割すると共に、その夫々に、例えば、４ビッ
トで示される有効データ長を付加して１データブロック
となし、該データブロック単位でメモリ８８に格納でき
るようにしたものである。この場合の伝送符号器７６は
可変長化ブロック８６及びパラレル・シリアル変換回路
８５から構成され、またバッフアメモリとしての送信バ
ッフア７７は分割回路８９、スイッチ回路９０、メモリ
８８から構成されている。

【００２３】上述の可変長化ブロック８６から供給され
るパラレルの可変長コード或いは固定長コードが分割回
路８９にて、前半のデータＤＡと後半のデータＤＢに分
割されると共に、その夫々に４ビットの有効データ長が
付加され、１４ビットのパラレルデータが１データブロ
ックとされる。そして、該データブロックがスイッチ回
路９０によって交互にメモリ８８に供給される。メモリ
８８は、一段当たり１４ビットの容量とし、これをｎ段
設けて構成しているもので、１４ビットのパラレルデー
タを１データブロックとなし、該データブロックの単位
で格納できるようにしたものである。可変長コード或い
は固定長コードは、上述のメモリ８８内を、順次、移動
してパラレル・シリアル変換回路８５に供給され、パラ
レル・シリアル変換回路８５にてシリアルデータに変換
される。このシリアルデータが、回線に順次、出力され
る。

【００２４】

【発明が解決しようとする課題】図２７に示される従来
技術では、パラレル・シリアル変換回路８５が非常に高
速で動作する必要があり、また、送信バッフア７７のア
クセスタイムが短いことが要求される。従って、デバイ
スとして高価なものを使用しなければならないという問
題点があった。また、図２８に示される従来技術ではデ
ータがパラレルに２５ビット毎に供給されるため、送信
バッフア７７のバス幅が２５ビット以上必要になるとい
う問題点があった。そして、図２９に示される従来技術
ではパラレルのデータが２回に分割されて送信バッフア
７７のメモリ８８に供給されるため、書き込み回数が増
加し、この構成では高速化に不向きであるという問題点
があった。

【００２５】従って、この発明の目的は、上述の問題点
を改善し得るバッフアメモリの制御装置を提供すること
にある。

【００２６】

【課題を解決するための手段】この発明では、係数デー
タから抽出し得る第１の特性値及び第２の特性値に基づ
いて、係数データに対応する変換データが存在するか否
かを判定する判別手段と、係数データの第１の特性値及
び第２の特性値に特定のシーケンスを表わすコードを付
加して第１のデータブロックを形成する手段と、係数デ
ータの第１の特性値及び第２の特性値に対応して設定さ
れている変換データの内の所定ビット長を有効データと
すると共に、有効データに変換データのビット長のデー
タ及び所定のコードを付加して第２のデータブロックを
形成する手段と、第１の特性値及び第２の特性値で表現
されない係数データに対し該係数データを対応する所定
の変換データに変換し、変換データの内の所定ビット長
を有効データとすると共に、有効データに変換データの
ビット長のデータ及び所定のコードを付加して第３のデ
ータブロックを形成する手段と、各データブロックを選
択するスイッチ手段とを備えた構成としている。

【００２７】

【作用】係数データの第１の特性値及び第２の特性値に
対応する変換データが存在すると判断される場合には第
２のデータブロックが形成され、該係数データに対応す
る変換データが存在しないと判断される場合には第１の
データブロックが形成される。そして、上述の第１の特
性値及び第２の特性値で表現されない係数データに対し
ては第３のデータブロックが形成される。

【００２８】上述の第２或いは第３のデータブロックは
、ＬＳＢ側の８ビットのみを表す有効データと、データ
ブロックの全ビット長を表す有効データ長と、更に、所
定のシーケンスを表わすフラグとから構成される。そし
て、上述のデータブロックが１回で送信バッフアのメモ
リに書込まれる。第１のデータブロックは、係数データ
の第１の特性値及び第２の特性値と、所定のシーケンス
を表わすフラグとから構成される。そして、上述のデー
タブロックが１回で送信バッフアのメモリに書込まれる
。

【００２９】

【実施例】以下、この発明の一実施例について図１乃至
図３を参照して説明する。この一実施例で説明している
内容は従来技術の送信バッフアに対応している。一実施
例の詳細について説明する前に、この発明の基本的な考
え方について説明する。バッフアメモリの一段当たりの
容量を１６ビットに設定し、この１６ビットを１回の書
込みの単位となる１データブロックのビット長としてい
る。そして、この１６ビットで構成されるデータブロッ
クは、８ビットの領域ＡＲ１と、６ビットの領域ＡＲ２
と、エスケープコードＥＳＣのシーケンスを表わす１ビ
ットのフラグＦＥＳＣ　の領域ＡＲ３と、スタッフイン
グ符号のシーケンスを表わす１ビットのフラグＦＳＴＦ
　の領域ＡＲ４に分割されている。上述の各領域ＡＲ１
〜ＡＲ４には、夫々、対応するデータ或いはフラグが書
き込まれる。これによって、バッフアメモリのバス幅を
小さくすると共に、ビット長の異なる可変長コード或い
は固定長コード〔以下、単にコードと称する〕を１デー
タブロックに収めて、バッフアメモリに対する書込みを
１データブロック当たり１回で完了させることが可能と
なる。

【００３０】この発明では、バッフアメモリに対する書
き込みのフオーマットは、以下の区分にて定められる。 （１）　変換係数ＴＣ以外のコードの場合変換係数ＴＣ
以外のコードとしては、前述した可変長コードに変換さ
れ得るＭＢＡ、ＭＴＹＰＥ、ＭＶＤ、ＣＢＰ等と、ＰＳ
Ｃ、ＧＢＳＣ等の固定長コードである。この場合には、
エスケープコードＥＳＣのフラグＦＥＳＣ　〔＝”０”
　〕、スタッフイング符号のフラグＦＳＴＦ　〔＝”０
”　〕とされる。 （１−１）　コードが８ビット以下の時上述の領域ＡＲ
１にコードの有効データＤＥを書込み、上述の領域ＡＲ
２に当該コードの有効データ長ＬＤＥを書込む。

【００３１】（１−２）　コードが８ビットを越える時
上述の領域ＡＲ１にコードの有効データＤＥを書き込み
、上述の領域ＡＲ２に当該コードの有効データ長ＬＤＥ
を書き込む。この場合には、以下に説明するように、有
効データ長ＬＤＥのビット数と８ビットの差のビット数
分、値〔＝”０”　〕が省略される。この明細書中、有
効データＤＥとは、以下のようにして定義される。一般
的に、可変長コードは、語長が長くなるに従い、ＭＳＢ
側から“０”が複数個、連続的に配され、その後に“０
”、“１”の組み合わせが続く。この“０”、“１”の
組み合わせは、最大で６ビットなので、ＬＳＢから８ビ
ットまでを有効データＤＥとなし領域ＡＲ１に書込む。 そして、ＬＳＢから９ビット以上でＭＳＢまでの“０”
の連続部分は省略し、可変長コードのデータ長〔ＬＳＢ
からＭＳＢ迄〕を領域ＡＲ２に書込む。可変長コードが
、例えば、〔００００　００００　１０１１　１０　〕
とされている時、ＬＳＢ側の８ビット〔＝”００　１０
１１　１０　”　〕が有効データＤＥとして領域ＡＲ１
に書込まれ、有効データ長ＬＤＥは“１４”として領域
ＡＲ２に書込まれる。この可変長コードを復元する時は
、省略された“０”の連続部分は６ビットであることが
判る（１４−８＝６）ので、６ビット分の“０”を連続
して出力した後に、上述の有効データＤＥ〔＝〔００　
１０１１　１０〕〕が出力される。また、ＰＳＣのよう
な固定長コード〔＝”００００　００００　００００　
０００１　００００”〕の場合も同様に、ＬＳＢ側の８
ビット〔＝”０００１　００００”　〕が有効データＤ
Ｅとして領域ＡＲ１に書込まれ、有効データ長ＬＤＥは
“２０”として領域ＡＲ２に書込まれる。この固定長コ
ードを復元する時は、省略された“０”の連続部分は１
２ビットであることが判る（２０−８＝１２）ので、１
２ビット分の“０”を連続して出力した後に、上述の有
効データＤＥ〔＝”０００１　００００”　〕が出力さ
れる。

【００３２】（２）　変換係数ＴＣの可変長コードの場
合（２−１）　ランＲ、レベルＬＶの組合わせに対応す
る可変長コードが定義されており、且つ当該可変長コー
ドが８ビット以下の時上述の領域ＡＲ１に可変長コード
の有効データＤＥを入れ、上述の領域ＡＲ２に当該可変
長コードの有効データ長ＬＤＥを入れる。この場合には
、エスケープコードＥＳＣのフラグＦＥＳＣ　〔＝”０
”　〕、スタッフイング符号のフラグＦＳＴＦ　〔＝”
０”　〕とされる。（２−２）　ランＲ、レベルＬＶの
組合わせに対応する可変長コードが定義されており、且
つ当該可変長コードが８ビットを越える時上述の領域Ａ
Ｒ１に可変長コードの有効データＤＥを入れ、上述の領
域ＡＲ２に当該可変長コードの有効データ長ＬＤＥを入
れる。これは、上述の“（１−２）　コードが８ビット
を越える時”と同様にして処理される。この場合には、
エスケープコードＥＳＣのフラグＦＥＳＣ　〔＝”０”
　〕、スタッフイング符号のフラグＦＳＴＦ　〔＝”０
”　〕とされる。

【００３３】（２−３）　ランＲ、レベルＬＶの組合わ
せに対応する可変長コードが定義されていない時エスケ
ープコードＥＳＣ（６ビット）にランＲ（６ビット）と
レベルＬＶ（８ビット）が附加されるが、このままでは
語長が２０ビットになるので、圧縮を計る。つまり、領
域ＡＲ３にエスケープコードＥＳＣが附加されることを
表すフラグＦＥＳＣ　〔＝”１”　〕を立て、このフラ
グＦＥＳＣ　にランＲ（６ビット）とレベルＬＶ（８ビ
ット）を附加して書込みを行う。また、この時は、スタ
ッフイング符号のシーケンスを表わすフラグＦＳＴＦ　
は、“０”とされる。

【００３４】図１の構成に於いて、前述した可変長符号
データに変換され得るＭＢＡ、ＭＴＹＰＥ、ＭＶＤ、Ｃ
ＢＰ等、また或いは固定長コードであるＰＳＣ、ＧＢＳ
Ｃ等のデータが端子１を介して可変長符号化部２に供給
される。

【００３５】可変長符号化部２では、ＭＢＡ、ＭＴＹＰ
Ｅ、ＭＶＤ、ＣＢＰ等の夫々に対応する可変長コードが
形成される。上述の可変長コード及び固定長コードに基
づいて、有効データＤＥと有効データ長ＬＤＥが形成さ
れる。この有効データＤＥと有効データ長ＬＤＥに、フ
ラグＦＥＳＣ　〔＝“０”〕、フラグＦＳＴＦ　〔＝“
０”〕が附加されて、図２に示される第３のデータブロ
ックＤＴ３が形成される。そして、この第３のデータブ
ロックＤＴ３はスイッチ回路３の端子３ａに供給される
。

【００３６】また、変換係数ＴＣから求められたランＲ
及びレベルＬＶが端子５を介して存在判定回路６、可変
長コード生成回路〔以下、ＶＬＣ生成回路と称する〕７
、エスケープシーケンスデータ生成回路〔以下、単にＥ
ＳＣデータ生成回路と称する〕８に供給される。

【００３７】存在判定回路６では、ランＲとレベルＬＶ
の組み合わせに対応する可変長コードが勧告で規定され
ているか否かが判別される。規定されている場合にのみ
ＶＬＣ生成回路７に格納されている可変長コードを出力
させるためのハイレベルの信号ＳｃがＶＬＣ生成回路７
及びＥＳＣデータ生成回路８に供給される。ＶＬＣ生成
回路７では、存在判定回路６からハイレベルの信号Ｓｃ
が供給されると、存在判定回路６を介して供給されるラ
ンＲ、レベルＬＶに基づいて、後述の積算値ｎを求めて
アドレスＡＤを生成する。可変長コードは、このアドレ
スＡＤに基づいて読出される。

【００３８】アドレスＡＤは以下のようにして算出され
る。ＶＬＣ生成回路７には、勧告に規定され図４に示さ
れる６２通りの可変長コードが有効データ長ＬＤＥと共
に先頭アドレスから連続して格納されている。そこで、
各可変長コードを正確に出力するため、各可変長コード
のアドレスＡＤを検索するキーが必要になる。この一実
施例では、アドレスＡＤを検索するキーとして、ランＲ
の積算値ｎとレベルＬＶの和が用いられており、この積
算値ｎが図４中、最右欄に記載されている。

【００３９】図４に於いて、勧告に規定されている可変
長コードの存在の有無が示されている。可変長コードが
規定されている場合には“１”が付されることによって
示され、また可変長コードが規定されていない場合には
空白によって示されている。図４中の積算値ｎは、各ラ
ンＲの行に於いて付されている“１”の合計値、即ち、
可変長コードの存在するレベルＬＶの件数である。この
積算値ｎはアドレスＡＤの始点とされ、またレベルＬＶ
は始点からのオフセットとされる。従って、第１行目の
ランＲ０に対応する積算値ｎが“０”とされ、この第１
行目のランＲ０に於ける積算値ｎ（＝１５）が、第２行
目のランＲ１の積算値ｎ１（＝１５）とされる。

【００４０】アドレスＡＤは、例えば、アドレスＡＤの
始点としてのランＲの積算値ｎに、オフセットとしての
レベルＬＶの値を加算することによって求めることがで
きる。例えば、図５に於いて、ランＲの値が“７”、レ
ベルＬＶの値が“２”である場合、ランＲの積算値ｎ（
＝３９）であることからアドレスＡＤは（３９＋２＝４
１）として求められる。ランＲの積算値ｎとレベルＬＶ
の値が加算されてアドレスＡＤが決定され、このアドレ
スＡＤに基づいて、可変長コードが読出される。

【００４１】この可変長コードに基づいて、上述したよ
うに有効データＤＥと有効データ長ＬＤＥが形成される
。この有効データＤＥと有効データ長ＬＤＥに、フラグ
ＦＥＳＣ　〔＝“０”〕、フラグＦＳＴＦ　〔＝“０”
〕が附加されて、図２に示される第２のデータブロック
ＤＴ２が形成される。そして、この第２のデータブロッ
クＤＴ２はスイッチ回路４の端子４ａに供給される。

【００４２】存在判定回路６では、ランＲとレベルＬＶ
の組み合わせに対応する可変長コードが勧告で規定され
ているか否かが判別される。規定されていない場合には
、ローレベルの信号ＳｃがＶＬＣ生成回路７及びＥＳＣ
データ生成回路８に供給される。ＥＳＣデータ生成回路
８では、存在判定回路６からローレベルの信号Ｓｃが供
給されると、存在判定回路６を介して供給される６ビッ
トのランＲと８ビットのレベルＬＶに、エスケープコー
ドＥＳＣを表わすフラグＦＥＳＣ〔＝“１”〕、フラグ
ＦＳＴＦ　〔＝“０”〕が附加されて、図２に示される
第１のデータブロックＤＴ１が形成される。そして、こ
の第１のデータブロックＤＴ１はスイッチ回路４の端子
４ｂに供給される。

【００４３】存在判定回路６では、ランＲとレベルＬＶ
の組み合わせに対応する可変長コードが勧告で規定され
ているか否かが判別され、その結果に基づいて、スイッ
チ回路４が制御される。即ち、可変長コードが勧告で規
定されている場合には、スイッチ制御信号ＳＳＷにより
スイッチ回路４の端子４ａ、４ｃが接続され、第２のデ
ータブロックＤＴ２が選択されてスイッチ回路３の端子
３ｂに供給される。また、可変長コードが勧告で規定さ
れていない場合には、スイッチ制御信号ＳＳＷによって
、スイッチ回路４の端子４ｂ、４ｃが接続され、第１の
データブロックＤＴ１が選択されてスイッチ回路３の端
子３ｂに供給される。

【００４４】スタッフイング符号生成回路２９では、端
子２８を介し図示せぬ制御回路から供給される制御信号
に基づいて、スタッフイングコード、例えば、ＭＢＡス
タッフコードが生成される。また、このＭＢＡスタッフ
コードには、データがスタッフイングコードであること
を表わすフラグＦＳＴＦ　〔＝“１”〕が附加されて、
図２に示される第４のデータブロックＤＴ４が形成され
る。そして、この第４のデータブロックＤＴ４はスイッ
チ回路３の端子３ｃに供給される。尚、この場合に於け
るフラグＦＥＳＣ　は、“０”或いは“１”の何れであ
っても良い。また、上述のＭＢＡスタッフコードを書込
まず、領域ＡＲ１、ＡＲ２に書込まれるデータの内容が
、スタッフイングコードであることを表わすフラグＦＳ
ＴＦ　〔＝“１”〕のみによって、第４のデータブロッ
クＤＴ４を構成してもよい。

【００４５】スイッチ回路３の接続状態が図示せぬ制御
回路によって切り換えられる。即ち、可変長符号化部２
から第３のデータブロックＤＴ３がスイッチ回路３に供
給される時は、スイッチ回路３の端子３ａ及び３ｄが接
続される。また、ＶＬＣ生成回路７から第２のデータブ
ロックＤＴ２がスイッチ回路３に供給される時は、スイ
ッチ回路３の端子３ｂ及び３ｄが接続される。そして、
ＥＳＣデータ生成回路８から第１のデータブロックＤＴ
１がスイッチ回路３に供給される時は、スイッチ回路３
の端子３ｂ及び３ｄが接続される。更に、スタッフイン
グ符号生成回路２９から第４のデータブロックＤＴ４が
スイッチ回路３に供給される時は、スイッチ回路３の端
子３ｃ及び３ｄが接続される。

【００４６】このようにして第１〜第４のデータブロッ
クＤＴ１〜ＤＴ４の何れかの出力が選択され、スイッチ
回路３、端子３７を介してバッフアメモリ２０に供給さ
れる。領域ＡＲ１〜ＡＲ４から構成されるデータブロッ
クがバッフアメモリ２０に供給され、１回で書込み処理
がなされる。

【００４７】上述のバッフアメモリ２０からは図示せぬ
制御回路によって、フラグ及びコードが順次、読み出さ
れ、回線用データ発生部４０に供給される。この回線用
データ発生部４０は、バッフアメモリ２０から読み出さ
れたフラグ及びコードに基づいて、本来のコードを再生
して回線へ出力するものである。

【００４８】バッフアメモリ２０からは、領域ＡＲ１〜
ＡＲ４のデータがデータブロックを単位として読み出さ
れ、コード選別回路４１に供給される。コード選別回路
４１では、領域ＡＲ４のデータはフラグＦＳＴＦ　とし
て読出され、領域ＡＲ３のデータはフラグＦＥＳＣ　と
して読出される。また、領域ＡＲ１、ＡＲ２から読出さ
れたデータは、上述のフラグＦＥＳＣ　、ＦＳＴＦ　に
基づき、夫々の特性に応じた処理が施される。

【００４９】図２に示されるように、フラグＦＥＳＣ　
〔＝”１”　〕、フラグＦＳＴＦ　〔＝”０”　〕で表
される第１のデータブロックＤＴ１の場合には、領域Ａ
Ｒ１のデータが８ビットのレベルＬＶとされ、また領域
ＡＲ２のデータが６ビットのランＲとされる。そして、
上述のレベルＬＶ、ランＲがレジスタ４２に供給される
。このレジスタ４２には、予めエスケープコードＥＳＣ
が格納されており、レジスタ４２からは、エスケープコ
ードＥＳＣ、ランＲ、レベルＬＶの順序で読み出され、
シリアルデータとしてスイッチ回路４３の端子４３ｂに
供給される。また、コード選別回路４１からは、フラグ
ＦＥＳＣ　〔＝”１”　〕であることから、スイッチ制
御信号ＳＳＷ２がスイッチ回路４３に供給され、スイッ
チ回路４３の接続状態が制御される。即ち、この場合に
は、フラグＦＥＳＣ　〔＝”１”　〕であることから、
レジスタ４２より供給されるシリアルデータが選択され
、スイッチ回路５０の端子５０ａに供給される。

【００５０】図２に示されるように、フラグＦＥＳＣ　
〔＝”０”　〕、フラグＦＳＴＦ　〔＝”０”　〕で表
される第２のデータブロックＤＴ２或いは第３のデータ
ブロックＤＴ３の場合には、領域ＡＲ１の有効データＤ
Ｅがパラレル・シリアル変換回路４４に供給されてシリ
アルデータに変換されると共に、領域ＡＲ２の有効デー
タ長ＬＤＥが減算カウンタ４５に供給される。

【００５１】減算カウンタ４５からは、有効データ長Ｌ
ＤＥの値が比較器４６の一方の端子に供給され、また、
端子４７からは、領域ＡＲ１のビット長を表わすスレッ
ショルドＴｈ１〔＝”８”　〕が供給される。比較器４
６では、有効データ長ＬＤＥと上述のスレッショルドＴ
ｈ１との比較がなされる。もし有効データ長ＬＤＥがス
レッショルドＴｈ１よりも大なる〔ＬＤＥ＞Ｔｈ１〕時
は、例えば、ハイレベルのスイッチ制御信号ＳＳＷ１が
出力されてスイッチ回路４８の端子４８ａ及び４８ｃが
接続されて、端子４９を介して供給される値〔＝”０”
　〕がスイッチ回路４８を介してスイッチ回路４３の端
子４３ａに供給される。

【００５２】上述の端子４９を介して供給される値〔＝
”０”　〕が１回選択される毎に、減算カウンタ４５で
は、有効データ長ＬＤＥの値に対してデクリメントがな
される。このデクリメントのなされた有効データ長ＬＤ
Ｅが再び比較器４６にてスレッショルドＴｈ１と比較さ
れる。この比較器４６に於ける有効データ長ＬＤＥとス
レッショルドＴｈ１との比較、値〔＝”０”　〕の出力
、有効データ長ＬＤＥのデクリメントは、有効データ長
ＬＤＥの値がスレッショルドＴｈ１以下になるまで反復
される。従って、有効データ長ＬＤＥの値から所定値〔
＝”８”　〕を減算した数だけ、端子４９からの値〔＝
”０”　〕がスイッチ回路４８を介してスイッチ回路４
３の端子４３ａに供給される。

【００５３】比較器４６に於ける有効データ長ＬＤＥと
上述のスレッショルドＴｈ１との比較に於いて、もし有
効データ長ＬＤＥがスレッショルドＴｈ１よりも小なる
〔ＬＤＥ＜Ｔｈ１〕時は、例えば、ローレベルのスイッ
チ制御信号ＳＳＷ１が出力されてスイッチ回路４８の端
子４８ｂ及び４８ｃが接続され、パラレル・シリアル変
換回路４４から供給されるシリアルの有効データＤＥが
スイッチ回路４８を介してスイッチ回路４３の端子４３
ａに供給される。

【００５４】また、コード選別回路４１からは、フラグ
ＦＥＳＣ　〔＝”０”　〕、フラグＦＳＴＦ　〔＝”０
”　〕であることから、スイッチ制御信号ＳＳＷ２がス
イッチ回路４３に供給され、スイッチ回路４３の接続状
態が制御される。即ち、この場合には、スイッチ回路４
８を介してシリアルデータとして供給されるデータが選
択され、スイッチ回路５０の端子５０ａに供給される。

【００５５】図２に示されるように、フラグＦＳＴＦ　
〔＝”１”　〕で表される第４のデータブロックＤＴ４
の場合には、ハイレベルの信号Ｓ４１がアンドゲート５
２に供給される。そして、信号Ｓ４１がアンドゲート５
２にハイレベルで供給されている間に、端子５３を介し
てスタッフイングコード挿入要求信号〔以下、単に挿入
要求信号と称する〕ＳＩＮがハイレベルで供給されると
、この挿入要求信号ＳＩＮがアンドゲート５２を介して
スイッチ回路５０にハイレベルで供給され、このスイッ
チ回路５０の接続状態が制御される。即ち、この場合に
は、フラグＦＳＴＦ　〔＝”１”　〕であることから、
スイッチ回路５０の端子５０ｂ及び５０ｃが接続される
。これによって、スタッフイング符号生成回路５４から
のスタッフイング符号がスイッチ回路５０にて選択され
、端子５６を介して図示せぬ回線にシリアルデータとし
て出力される。

【００５６】一方、図２に示されるように、フラグＦＳ
ＴＦ　〔＝”０”〕で表される第１〜第３のデータブロ
ックＤＴ１〜ＤＴ３の場合には、ローレベルの信号Ｓ４
１がアンドゲート５２に供給されるため、アンドゲート
５２からは挿入要求信号ＳＩＮがローレベルでスイッチ
回路５０に供給され、スイッチ回路５０の接続状態が制
御される。即ち、この場合には、フラグＦＳＴＦ　〔＝
”０”　〕であることから、スイッチ回路５０の端子５
０ａ及び５０ｃが接続され、スイッチ回路４３からの第
１〜第３のデータブロックＤＴ１〜ＤＴ３の何れかのデ
ータがスイッチ回路５０にて選択され、端子５６を介し
て図示せぬ回線にシリアルデータとして出力される。

【００５７】このように、可変長コード及び一部の固定
長コードの場合には、第２或いは第３のデータブロック
ＤＴ２、ＤＴ３のように、ＬＳＢ側の８ビットのみの有
効データＤＥとコードの全ビット長を表わす有効データ
長ＬＤＥとに分けて格納し、コードを復元する時にはバ
ッフアメモリ２０から有効データＤＥ及び有効データ長
ＬＤＥを読み出し、格納時に省略された“０”を有効デ
ータＤＥに附加してコードを再現しているので、有効デ
ータ長ＬＤＥの異なるコードが複数のデータブロックに
またがることなく所定ビット長で規定される１つのデー
タブロックに収めるようにすることができると共に、該
データブロックのデータ幅を必要最少限に縮小すること
ができる。これによって、バッフアメモリ２０に対する
１回の書き込みに於けるデータ量と書込み回数の双方を
減少させることができる。この結果、バッフアメモリ２
０の使用効率を高めることができる。また、変換係数Ｔ
ＣのランＲとレベルＬＶの組み合わせの内、勧告に可変
長コードが規定されないものに対しては、第１のデータ
ブロックＤＴ１のように、エスケープコードＥＳＣをフ
ラグＦＥＳＣ　として附加することにより、また、スタ
ッフイング符号を挿入する際には、第４のデータブロッ
クＤＴ４のように、スタッフイング符号挿入要求をフラ
グＦＳＴＦ　として附加することにより、上述と同様の
効果を得ることができる。

【００５８】

【発明の効果】この発明に係るバッフアメモリの制御装
置によれば、有効データ長の異なるコードが複数のデー
タブロックにまたがることなく所定ビット長で規定され
る１つのデータブロックに収めることができると共に、
該データブロックのデータ幅を必要最少限に縮小するこ
とができるという効果がある。これによって、バッフア
メモリに対する１回の書き込みに於けるデータ量と書込
み回数の双方を減少させることができるという効果があ
る。この結果、バッフアメモリ２０の使用効率を高める
ことができるという効果がある。

【００５９】更に、バッフアメモリのアクセスにそれほ
どの高速性が要求されず、デバイスとして高価なものを
使用する必要がないという効果があり、多くのバス幅を
有するバッフアメモリを必要としないという効果があり
、書き込み回数が増加することなく、高速化に適してい
るという効果がある。

【図面の簡単な説明】

【図１】バッフアメモリの制御装置のブロック図である
。

【図２】データブロックの内容を示す説明図である。

【図３】回線用データ発生部のブロック図である。

【図４】ラン、レベルの存在部位を示す略線図である。

【図５】ビデオコーデックのブロック図である。

【図６】フレーム層のデータフオーマットを示す説明図
である。

【図７】フレームに於けるＧＯＢの配列を示す略線図で
ある。

【図８】フレームに於けるＧＯＢの配列を示す略線図で
ある。

【図９】ＧＯＢ層のデータフオーマットを示す説明図で
ある。

【図１０】ＧＯＢに於けるマクロブロックの配置を示す
略線図である。

【図１１】ＭＢ層のデータフオーマットを示す説明図で
ある。

【図１２】ＭＢＡの可変長コードを示す略線図である。

【図１３】ＭＴＹＰＥの可変長コードを示す略線図であ
る。

【図１４】ＭＶＤの可変長コードを示す略線図である。

【図１５】ＣＢＰの可変長コードを示す略線図である。

【図１６】マクロブロックに於けるブロックの配列を示
す略線図である。

【図１７】マクロブロックに於けるブロックの配列を示
す略線図である。

【図１８】マクロブロックに於けるブロックの配列を示
す略線図である。

【図１９】ブロックの変換係数ＴＣとＥＯＢの伝送順序
を示す略線図である。

【図２０】ブロックに於ける変換係数の伝送順序を示す
略線図である。

【図２１】変換係数から第１及び第２の特性値の生成を
示す伝送符号器のブロック図である。

【図２２】変換係数に於ける可変長コードを示す略線図
である。

【図２３】ランの６ビット固定長符号を示す略線図であ
る。

【図２４】レベルの８ビット固定長符号を示す略線図で
ある。

【図２５】従来の送信バッフアへのコード及び有効デー
タ長の書き込み状態を説明するブロック図である。

【図２６】従来の送信バッフアへのコード及び有効デー
タ長の書き込み状態を説明するブロック図である。

【図２７】従来の送信バッフアへのコード及び有効デー
タ長の書き込み状態を説明するブロック図である。

【符号の説明】

２　　可変長符号化部 ３、４　　スイッチ回路 ６　　存在判定回路 ７　　可変長コード生成回路 ８　　エスケープシーケンスデータ生成回路ＴＣ　　変
換係数 Ｒ　　ラン ＬＶ　　レベル ＤＴ１、ＤＴ２、ＤＴ３、ＤＴ４　　データブロックＤ
Ｅ　　有効データ ＬＤＥ　　有効データ長 ＭＢＡ　　マクロブロックアドレス ＭＴＹＰＥ　　タイプ情報 ＭＶＤ　　動きベクトル情報 ＣＢＰ　　有意ブロックパターン ＰＳＣ　　フレーム開始符号 ＧＢＳＣ　　ＧＯＢ開始符号 ＦＥＳＣ　、ＦＳＴＦ　フラグ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　係数データから抽出し得る第１の特性
   値及び第２の特性値に基づいて、上記係数データに対応
   する変換データが存在するか否かを判定する判別手段と
   、上記係数データの第１の特性値及び第２の特性値に特
   定のシーケンスを表わすコードを付加して第１のデータ
   ブロックを形成する手段と、上記係数データの第１の特
   性値及び第２の特性値に対応して設定されている変換デ
   ータの内の所定ビット長を有効データとすると共に、上
   記有効データに上記変換データのビット長のデータ及び
   所定のコードを付加して第２のデータブロックを形成す
   る手段と、上記第１の特性値及び第２の特性値で表現さ
   れない係数データに対し該係数データを対応する所定の
   変換データに変換し、上記変換データの内の所定ビット
   長を有効データとすると共に、上記有効データに上記変
   換データのビット長のデータ及び所定のコードを付加し
   て第３のデータブロックを形成する手段と、上記各デー
   タブロックを選択するスイッチ手段とを備えることを特
   徴とするバッフアメモリの制御装置。