JPH0423600A - サラウンド回路 - Google Patents
サラウンド回路Info
- Publication number
- JPH0423600A JPH0423600A JP2128053A JP12805390A JPH0423600A JP H0423600 A JPH0423600 A JP H0423600A JP 2128053 A JP2128053 A JP 2128053A JP 12805390 A JP12805390 A JP 12805390A JP H0423600 A JPH0423600 A JP H0423600A
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- JP
- Japan
- Prior art keywords
- ram
- instruction
- circuit
- access
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 239000012464 large buffer Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Landscapes
- Reverberation, Karaoke And Other Acoustics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はサラウンド回路に関し、特にサラウンドに必要
な遅延ＲＡＭをアクセスするアドレス生成に関する。
な遅延ＲＡＭをアクセスするアドレス生成に関する。
近年オーディオ分野に於ては、ホール等でシミュレーシ
ョンする為にサラウンド処理が行なわれている。サラウ
ンド処理はオーディオ信号を遅延させホール等で発生す
る反射音を再現するものである。これはアナログ回路で
実現する場合とディジタル回路で実現する場合があるが
、ディジタル処理が特性的に優れている為、ディジタル
処理が主流となりつつある。
ョンする為にサラウンド処理が行なわれている。サラウ
ンド処理はオーディオ信号を遅延させホール等で発生す
る反射音を再現するものである。これはアナログ回路で
実現する場合とディジタル回路で実現する場合があるが
、ディジタル処理が特性的に優れている為、ディジタル
処理が主流となりつつある。
第３図に従来のサラウンド回路を示す。ディジタル処理
の場合はオーディオデータをＲＡＭを使って遅延動作を
行なう。従ってサラウンド回路もこのＲＡＭへのアクセ
ス及びアドレス生成が主な役割となる。
の場合はオーディオデータをＲＡＭを使って遅延動作を
行なう。従ってサラウンド回路もこのＲＡＭへのアクセ
ス及びアドレス生成が主な役割となる。
第３図は基本となるアドレスを保持するポインタレジス
タ、ポインタデータとのオフセット値を保持するオフセ
ットＲＡＭ、ポインタレジスタの出力とオフセラ）ＲＡ
Ｍの値を加算する加算器及び得られたアドレスを対象と
するＲＡＭのフォーマットに変換するフォーマット変換
回路から構成されている。
タ、ポインタデータとのオフセット値を保持するオフセ
ットＲＡＭ、ポインタレジスタの出力とオフセラ）ＲＡ
Ｍの値を加算する加算器及び得られたアドレスを対象と
するＲＡＭのフォーマットに変換するフォーマット変換
回路から構成されている。
入力されたオーディオデータはポインタレジスタの示す
アドレスを使い遅延ＲＡＭに書き込まれる。一方遅延さ
れたデータはポインタレジスタの値とオフセラ）ＲＡＭ
データの加算により得られるアドレスが示す遅延ＲＡＭ
のデータを読み取ることにより実現される。またポイン
タレジスタは入力されたオーディオデータを遅延ＲＡＭ
に書き込む毎にデクリメントされる。従って遅延ＲＡＭ
が大きなバッファとなりオーディオデータを遅延させる
ことができる。
アドレスを使い遅延ＲＡＭに書き込まれる。一方遅延さ
れたデータはポインタレジスタの値とオフセラ）ＲＡＭ
データの加算により得られるアドレスが示す遅延ＲＡＭ
のデータを読み取ることにより実現される。またポイン
タレジスタは入力されたオーディオデータを遅延ＲＡＭ
に書き込む毎にデクリメントされる。従って遅延ＲＡＭ
が大きなバッファとなりオーディオデータを遅延させる
ことができる。
第４図は第３図のタイミングチャートを示している。
ここでは全体がプログラムにより動作しておりその命令
（ここではＥＸＲと示す。）により遅延ＲＡＭへのアク
セスが開始される。このとき命令の中にオフセットＲＡ
Ｍのどれを使って遅延ＲＡＭをアクセスするかという選
択信号も含まれておりこのデータをサラウンド回路内に
ラッチし、このデータをもとにオフセットデータが選択
される。
（ここではＥＸＲと示す。）により遅延ＲＡＭへのアク
セスが開始される。このとき命令の中にオフセットＲＡ
Ｍのどれを使って遅延ＲＡＭをアクセスするかという選
択信号も含まれておりこのデータをサラウンド回路内に
ラッチし、このデータをもとにオフセットデータが選択
される。
この選択された信号とポインタデータが加算されること
によりアクセスするアドレスが演算されることにより遅
延ＲＡＭへのアクセスが行なわれる。
によりアクセスするアドレスが演算されることにより遅
延ＲＡＭへのアクセスが行なわれる。
この従来のサラウンド回路ては命令に含まれるどのオフ
セットデータを選択するかを表す選択信号をラッチして
からオフセットＲＡＭをアクセスし、加算してから遅延
ＲＡＭのアクセスが開始される為、遅延ＲＡＭアクセス
動作が遅れてしまうという問題点があった。
セットデータを選択するかを表す選択信号をラッチして
からオフセットＲＡＭをアクセスし、加算してから遅延
ＲＡＭのアクセスが開始される為、遅延ＲＡＭアクセス
動作が遅れてしまうという問題点があった。
ホール等を精度良くシミュレートしようとするといかに
数多くの反射音を再現できるかがキーポイントとなる。
数多くの反射音を再現できるかがキーポイントとなる。
従っていかに遅延ＲＡＭのアクセスを短時間で行なうか
が問題となる。一方通常この遅延ＲＡＭは容量がＩＭｂ
ｉｔ程度大きい為汎用ＲＡＭを使用することとなりＲＡ
Ｍアクセス時間はこの汎用ＲＡＭの使用で決まってしま
う。そこで、この命令から遅延ＲＡＭへのアクセス開始
までの時間をいかに短かくするかがいくつの反射音を再
現できるかの要因となるのである。
が問題となる。一方通常この遅延ＲＡＭは容量がＩＭｂ
ｉｔ程度大きい為汎用ＲＡＭを使用することとなりＲＡ
Ｍアクセス時間はこの汎用ＲＡＭの使用で決まってしま
う。そこで、この命令から遅延ＲＡＭへのアクセス開始
までの時間をいかに短かくするかがいくつの反射音を再
現できるかの要因となるのである。
本発明のサラウンド回路は基本となるアドレス値を保持
する保持回路１、基本となるアドレス値に対する複数の
オフセット値を保持する保持回路２、複数のオフセット
値を選択する選択回路、保持回路１と保持回路２の選択
された値を入力とする加算回路、使用するＲＡＭのフォ
ーマットに変換する変換回路から構成されている。
する保持回路１、基本となるアドレス値に対する複数の
オフセット値を保持する保持回路２、複数のオフセット
値を選択する選択回路、保持回路１と保持回路２の選択
された値を入力とする加算回路、使用するＲＡＭのフォ
ーマットに変換する変換回路から構成されている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例であり第２図はそのタイミン
グチャートである。
グチャートである。
ここで従来例と異なる点はオフセラ）ＲＡＭの選択信号
である０ＦＦＳＥＴ ＲＡＭ ＡＤＤＲＥＳＳ信号を２
段にラッチしている点にある。つまり２段にラッチする
ことにより、０ＦＦＳＥＴ ＲＡＭの出力は遅延ＲＡ
Ｍアクセス命令（ＥＸＲ命令）よりも前に決定しており
、ＥＸＲ命令が発生した時点ではＬａｔｃｈ２に得られ
ているアドレスを使って遅延ＲＡＭをアクセスするだけ
で良い。
である０ＦＦＳＥＴ ＲＡＭ ＡＤＤＲＥＳＳ信号を２
段にラッチしている点にある。つまり２段にラッチする
ことにより、０ＦＦＳＥＴ ＲＡＭの出力は遅延ＲＡ
Ｍアクセス命令（ＥＸＲ命令）よりも前に決定しており
、ＥＸＲ命令が発生した時点ではＬａｔｃｈ２に得られ
ているアドレスを使って遅延ＲＡＭをアクセスするだけ
で良い。
一方、本実施例では選択信号の先取りということで前回
のＥＸＲ命令で指定した選択信号を次回のＥＸＲ命令で
使用する形となっているが、このような動作はプログラ
ム作成時には全く障害とはならない。また、選択信号の
先取りは前のｇＸＲ命令の選択信号を持ってくるという
手法だけではなく、選択信号自体を他の命令の一部にし
遅延ＲＡＭ７ クセス命令と別にし、遅延ＲＡＭアクセ
ス命令の前にこの命令を置くことでも可能である。
のＥＸＲ命令で指定した選択信号を次回のＥＸＲ命令で
使用する形となっているが、このような動作はプログラ
ム作成時には全く障害とはならない。また、選択信号の
先取りは前のｇＸＲ命令の選択信号を持ってくるという
手法だけではなく、選択信号自体を他の命令の一部にし
遅延ＲＡＭ７ クセス命令と別にし、遅延ＲＡＭアクセ
ス命令の前にこの命令を置くことでも可能である。
このように本発明の主な狙いは遅延ＲＡＭアクセス命令
の前にどのオフセットデータを使用するかの選択信号を
決めておくことにある。
の前にどのオフセットデータを使用するかの選択信号を
決めておくことにある。
以上説明したように本発明は遅延ＲＡＭアクセス命令よ
りも前に複数のオフセット値の中からどの値を使用する
か決めておくことにより遅延ＲＡＭアクセスまでの時間
が短縮されるという効果を有する。
りも前に複数のオフセット値の中からどの値を使用する
か決めておくことにより遅延ＲＡＭアクセスまでの時間
が短縮されるという効果を有する。
第１図は本発明の一実施例、第２図はそのタイミングチ
ャート。第３図は従来例及び第４図はそのタイミングチ
ャートである。 代理人 弁理士 内 原 晋
ャート。第３図は従来例及び第４図はそのタイミングチ
ャートである。 代理人 弁理士 内 原 晋
Claims (1)
- 基本となる値を保持する保持回路１、前記基本となる値
に対する複数のオフセット値を保持する保持回路２、前
記複数のオフセット値を選択する選択回路、前記保持回
路１と保持回路２の選択された値を入力とする加算回路
及び該加算回路の出力につながり使用するＲＡＭのフォ
ーマットに変換する変換器から構成されるサラウンド回
路に於て、前記選択回路の選択信号をあらかじめ決定し
ておくことを特徴としたサラウンド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128053A JP2684820B2 (ja) | 1990-05-17 | 1990-05-17 | サラウンド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128053A JP2684820B2 (ja) | 1990-05-17 | 1990-05-17 | サラウンド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0423600A true JPH0423600A (ja) | 1992-01-27 |
| JP2684820B2 JP2684820B2 (ja) | 1997-12-03 |
Family
ID=14975328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2128053A Expired - Fee Related JP2684820B2 (ja) | 1990-05-17 | 1990-05-17 | サラウンド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2684820B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09110567A (ja) * | 1995-10-23 | 1997-04-28 | Tazaemon Masuda | 生ごみから肥料または飼料を製造する方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468799A (en) * | 1987-09-09 | 1989-03-14 | Casio Computer Co Ltd | Effect adder |
-
1990
- 1990-05-17 JP JP2128053A patent/JP2684820B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468799A (en) * | 1987-09-09 | 1989-03-14 | Casio Computer Co Ltd | Effect adder |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09110567A (ja) * | 1995-10-23 | 1997-04-28 | Tazaemon Masuda | 生ごみから肥料または飼料を製造する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2684820B2 (ja) | 1997-12-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070815 Year of fee payment: 10 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 11 |
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