JPH04236431A - アクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板の製造方法Info
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- JPH04236431A JPH04236431A JP3004575A JP457591A JPH04236431A JP H04236431 A JPH04236431 A JP H04236431A JP 3004575 A JP3004575 A JP 3004575A JP 457591 A JP457591 A JP 457591A JP H04236431 A JPH04236431 A JP H04236431A
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- matrix substrate
- semiconductor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等に使用
されるアクティブマトリクス基板の製造方法に関する。
されるアクティブマトリクス基板の製造方法に関する。
【０００２】
【従来の技術】図３は、イオン注入による従来のアクテ
ィブマトリクス基板の製造方法におけるコンタクト層の
形成工程を示しており、図３（ａ）に示すように、まず
ガラス基板３１上にゲート電極３２を形成し、次いで、
ゲート電極３２上にゲート絶縁膜３３を形成する。次に
、該ゲート絶縁膜３３上に半導体層３４を形成し、その
上に、チャネル保護絶縁膜３５をパターン形成する。 その後、該チャネル保護絶縁膜３５の上部よりＰ＋イオ
ンを注入し、これによりコンタクト層３６ａ及び３６ｂ
を形成する。
ィブマトリクス基板の製造方法におけるコンタクト層の
形成工程を示しており、図３（ａ）に示すように、まず
ガラス基板３１上にゲート電極３２を形成し、次いで、
ゲート電極３２上にゲート絶縁膜３３を形成する。次に
、該ゲート絶縁膜３３上に半導体層３４を形成し、その
上に、チャネル保護絶縁膜３５をパターン形成する。 その後、該チャネル保護絶縁膜３５の上部よりＰ＋イオ
ンを注入し、これによりコンタクト層３６ａ及び３６ｂ
を形成する。
【０００３】次いで、図３（ｂ）に示すように、半導体
層３４に接して、コンタクト層３６ａ及び３６ｂをパタ
ーン形成する。
層３４に接して、コンタクト層３６ａ及び３６ｂをパタ
ーン形成する。
【０００４】次に、このようにしてパターン形成された
コンタクト層３６ａ及び３６ｂに、図４に示すように、
それぞれソース電極３７及びドレイン電極３８をパター
ン形成する。これによって、薄膜トランジスタ（以下「
ＴＦＴ」と称す）が作成される。そして、以上のように
して作成されたＴＦＴを覆うようにして、ガラス基板３
１の全面に層間絶縁膜３９が形成され、該層間絶縁膜３
９に設けられたコンタクトホール３９ａを通してＴＦＴ
のドレイン電極３７に絵素電極４０が電気的に接続され
る。
コンタクト層３６ａ及び３６ｂに、図４に示すように、
それぞれソース電極３７及びドレイン電極３８をパター
ン形成する。これによって、薄膜トランジスタ（以下「
ＴＦＴ」と称す）が作成される。そして、以上のように
して作成されたＴＦＴを覆うようにして、ガラス基板３
１の全面に層間絶縁膜３９が形成され、該層間絶縁膜３
９に設けられたコンタクトホール３９ａを通してＴＦＴ
のドレイン電極３７に絵素電極４０が電気的に接続され
る。
【０００５】
【発明が解決しようとする課題】ところで、上記方法に
よれば、半導体層３４にＰ＋イオンを注入してコンタク
ト層３６ａおよび３６ｂを形成するために、ゲート絶縁
膜３３のコンタクト領域に位置する部分がダメージを受
け、該部分にキャリアが注入されやすい状態になる。
よれば、半導体層３４にＰ＋イオンを注入してコンタク
ト層３６ａおよび３６ｂを形成するために、ゲート絶縁
膜３３のコンタクト領域に位置する部分がダメージを受
け、該部分にキャリアが注入されやすい状態になる。
【０００６】特に、図４に示されるゲート電極３２とソ
ース電極３７やドレイン電極３８とが重畳する部分のゲ
ート絶縁膜３３がダメージを受けると、ＴＦＴの動作中
に、ゲート絶縁膜３３に電子がトラップされるため、Ｔ
ＦＴのしきい値電圧シフトが起こり、ＴＦＴの信頼性が
損なわれることになる。
ース電極３７やドレイン電極３８とが重畳する部分のゲ
ート絶縁膜３３がダメージを受けると、ＴＦＴの動作中
に、ゲート絶縁膜３３に電子がトラップされるため、Ｔ
ＦＴのしきい値電圧シフトが起こり、ＴＦＴの信頼性が
損なわれることになる。
【０００７】このような欠点を解消する一つの方法とし
て、図５に示すように、Ｐ＋イオンを注入する場合に、
不純物がゲート絶縁膜３３に達しないような低い加速電
圧でドーピングを行う方法が考えられる。しかし、この
方法ではコンタクト層３６ａ、３６ｂの側面に、不純物
が注入されず、図６に示すように、コンタクト層３６ａ
、３６ｂとソース電極３７およびドレイン電極３８との
間に電流リークが発生し、ＴＦＴ特性が劣化するという
新たな欠点がある。
て、図５に示すように、Ｐ＋イオンを注入する場合に、
不純物がゲート絶縁膜３３に達しないような低い加速電
圧でドーピングを行う方法が考えられる。しかし、この
方法ではコンタクト層３６ａ、３６ｂの側面に、不純物
が注入されず、図６に示すように、コンタクト層３６ａ
、３６ｂとソース電極３７およびドレイン電極３８との
間に電流リークが発生し、ＴＦＴ特性が劣化するという
新たな欠点がある。
【０００８】一方、図３において半導体層３４の上にチ
ャネル保護膜３５をパターン形成し、その上方よりＰ＋
イオンを注入した後、コンタクト層３６ａ及び３６ｂそ
れぞれにソース電極３７及びドレイン電極３８をパター
ン形成すると、チャネル保護絶縁膜３５上に僅かに打ち
込まれた不純物を通して、ソース電極３７及びドレイン
電極３８の間に電流リークが発生し、ＴＦＴ特性が劣化
する。
ャネル保護膜３５をパターン形成し、その上方よりＰ＋
イオンを注入した後、コンタクト層３６ａ及び３６ｂそ
れぞれにソース電極３７及びドレイン電極３８をパター
ン形成すると、チャネル保護絶縁膜３５上に僅かに打ち
込まれた不純物を通して、ソース電極３７及びドレイン
電極３８の間に電流リークが発生し、ＴＦＴ特性が劣化
する。
【０００９】本発明は、このような従来技術の欠点を解
決するものであり、イオン注入を用いて良好なＴＦＴ特
性が得られるアクティブマトリクス基板の製造方法を提
供することを目的とする。
決するものであり、イオン注入を用いて良好なＴＦＴ特
性が得られるアクティブマトリクス基板の製造方法を提
供することを目的とする。
【００１０】
【問題を解決するための手段】本発明のアクティブマト
リクス基板の製造方法は、チャネル保護絶縁膜を有する
逆スタガー型の薄膜トランジスタをスイッチング素子に
用いたアクティブマトリクス基板の製造方法において、
コンタクト層を形成するためのイオン注入工程の後に、
酸洗浄を行って該チャネル保護絶縁膜の少なくとも一部
を取り除く工程を行ってなり、そのことにより上記目的
が達成される。
リクス基板の製造方法は、チャネル保護絶縁膜を有する
逆スタガー型の薄膜トランジスタをスイッチング素子に
用いたアクティブマトリクス基板の製造方法において、
コンタクト層を形成するためのイオン注入工程の後に、
酸洗浄を行って該チャネル保護絶縁膜の少なくとも一部
を取り除く工程を行ってなり、そのことにより上記目的
が達成される。
【００１１】また、本発明のアクティブマトリクス基板
の製造方法は、逆スタガー型の薄膜トランジスタをスイ
ッチング素子に用いたアクティブマトリクス基板の製造
方法において、ゲート絶縁膜、半導体層およびチャネル
保護絶縁膜をこの順に連続して堆積した後に、該チャネ
ル保護絶縁膜をパターン形成する第１の工程と、該半導
体層をパターン形成する第２の工程と、該半導体層の上
方より、不純物が該ゲート絶縁膜に到達しない加速電圧
でイオンを注入し、不純物のドーピングを行ってコンタ
クト層を形成する第３の工程とを含んでなり、そのこと
により上記目的が達成される。
の製造方法は、逆スタガー型の薄膜トランジスタをスイ
ッチング素子に用いたアクティブマトリクス基板の製造
方法において、ゲート絶縁膜、半導体層およびチャネル
保護絶縁膜をこの順に連続して堆積した後に、該チャネ
ル保護絶縁膜をパターン形成する第１の工程と、該半導
体層をパターン形成する第２の工程と、該半導体層の上
方より、不純物が該ゲート絶縁膜に到達しない加速電圧
でイオンを注入し、不純物のドーピングを行ってコンタ
クト層を形成する第３の工程とを含んでなり、そのこと
により上記目的が達成される。
【００１２】
【作用】上記のように、イオン注入後に、酸洗浄（酸洗
浄表面処理）を行ってチャネル保護絶縁膜の少なくとも
一部（イオン注入によりダメージを受けた部分）を取り
除くと、該当する部分の不純物が除去されるので、その
後に、ソース電極およびドレイン電極を形成すると、層
間絶縁膜の表面を介して発生するソース電極とドレイン
電極間の電流リークを低減できる。
浄表面処理）を行ってチャネル保護絶縁膜の少なくとも
一部（イオン注入によりダメージを受けた部分）を取り
除くと、該当する部分の不純物が除去されるので、その
後に、ソース電極およびドレイン電極を形成すると、層
間絶縁膜の表面を介して発生するソース電極とドレイン
電極間の電流リークを低減できる。
【００１３】また、上記のように、半導体層をパターン
形成してからイオンを注入してコンタクト層を形成する
と、該半導体層の側面にも不純物がドーピングされるの
で、イオン注入後に、ソース電極およびドレイン電極を
パターン形成すると、該半導体層の側面とソース電極及
びドレイン電極との間に発生する電流リークを格段に低
減できる。
形成してからイオンを注入してコンタクト層を形成する
と、該半導体層の側面にも不純物がドーピングされるの
で、イオン注入後に、ソース電極およびドレイン電極を
パターン形成すると、該半導体層の側面とソース電極及
びドレイン電極との間に発生する電流リークを格段に低
減できる。
【００１４】
【実施例】以下本発明の実施例を説明する。
【００１５】図１は本発明のアクティブマトリクス基板
の製造方法を示しており、以下に示す工程を経て図２に
示すアクティブマトリクス基板が作成される。
の製造方法を示しており、以下に示す工程を経て図２に
示すアクティブマトリクス基板が作成される。
【００１６】図１（ａ）に示すように、まずガラス基板
１上にスパッタリング法によってＴａを、例えば３００
ｎｍの厚さで堆積する。次いで、この状態からＴａ層の
上にフォトマスクを用いてゲート電極２をパターン形成
する。その後、ゲート電極２を覆うようにしてガラス基
板１上の全面に、プラズマＣＶＤ法によってＳｉＮｘか
らなる厚さ３００ｎｍのゲート絶縁膜３、厚さ３０ｎｍ
〜２００ｎｍのアモルファスシリコン（以下「ａ−Ｓｉ
」と称す）層４及びＳｉＮｘからなる厚さ２００ｎｍの
チャネル保護膜５をこの順に順次堆積する。次いで、チ
ャネル保護絶縁膜５を図１（ａ）に示す形状にパターン
形成する。
１上にスパッタリング法によってＴａを、例えば３００
ｎｍの厚さで堆積する。次いで、この状態からＴａ層の
上にフォトマスクを用いてゲート電極２をパターン形成
する。その後、ゲート電極２を覆うようにしてガラス基
板１上の全面に、プラズマＣＶＤ法によってＳｉＮｘか
らなる厚さ３００ｎｍのゲート絶縁膜３、厚さ３０ｎｍ
〜２００ｎｍのアモルファスシリコン（以下「ａ−Ｓｉ
」と称す）層４及びＳｉＮｘからなる厚さ２００ｎｍの
チャネル保護膜５をこの順に順次堆積する。次いで、チ
ャネル保護絶縁膜５を図１（ａ）に示す形状にパターン
形成する。
【００１７】次いで、この状態からａ−Ｓｉ層４を図１
（ｂ）に示す形状にパターン形成し、この状態からＰ＋
イオンを注入してコンタクト層６ａ及び６ｂを形成する
。この時、イオンの加速電圧は、イオンがゲート絶縁膜
３に到達しないように、ａ−Ｓｉ層４の膜厚に応じて３
ｋＶ以下に設定される。このようにしてイオンを注入す
ると、図１（ｂ）に示すように、ａ−Ｓｉ層４の側面に
も不純物がドーピングされるので、上記作用の項で述べ
た理由により、ａ−Ｓｉ層４の側面とソース電極７及び
ドレイン電極８（図２参照）との間に大きな電流リーク
を発生することがない。
（ｂ）に示す形状にパターン形成し、この状態からＰ＋
イオンを注入してコンタクト層６ａ及び６ｂを形成する
。この時、イオンの加速電圧は、イオンがゲート絶縁膜
３に到達しないように、ａ−Ｓｉ層４の膜厚に応じて３
ｋＶ以下に設定される。このようにしてイオンを注入す
ると、図１（ｂ）に示すように、ａ−Ｓｉ層４の側面に
も不純物がドーピングされるので、上記作用の項で述べ
た理由により、ａ−Ｓｉ層４の側面とソース電極７及び
ドレイン電極８（図２参照）との間に大きな電流リーク
を発生することがない。
【００１８】次いで、チャネル保護絶縁膜５をバッファ
ードＨＦで洗浄表面処理し、イオンによりダメージを受
けた部分５０を取り除く。このような処理を行えば、上
記作用の項で述べた理由により、その後に形成されるソ
ース電極７とドレイン電極８間の電流リークを低減でき
る。但し、チャネル保護絶縁膜５０を全て取り除く必要
はない。
ードＨＦで洗浄表面処理し、イオンによりダメージを受
けた部分５０を取り除く。このような処理を行えば、上
記作用の項で述べた理由により、その後に形成されるソ
ース電極７とドレイン電極８間の電流リークを低減でき
る。但し、チャネル保護絶縁膜５０を全て取り除く必要
はない。
【００１９】この洗浄表面処理を終了すると、次に、ス
パッタリング法により３００ｎｍの厚さのＴｉ又はＭｏ
の金属層をガラス基板１上の全面に形成し、この金属層
をフォトマスクを用いてパターンニングして、図２に示
すソース電極７及びドレイン電極８を形成する。そして
、ガラス基板１上の全面にインジウム錫酸化膜（ＩＴＯ
）からなる透明電極を８０ｎｍの厚さで堆積させ、この
状態からフォトマスクを用いてパターンニングを行って
、絵素電極１０を形成する。これにより、本発明のアク
ティブマトリクス基板が作成される。
パッタリング法により３００ｎｍの厚さのＴｉ又はＭｏ
の金属層をガラス基板１上の全面に形成し、この金属層
をフォトマスクを用いてパターンニングして、図２に示
すソース電極７及びドレイン電極８を形成する。そして
、ガラス基板１上の全面にインジウム錫酸化膜（ＩＴＯ
）からなる透明電極を８０ｎｍの厚さで堆積させ、この
状態からフォトマスクを用いてパターンニングを行って
、絵素電極１０を形成する。これにより、本発明のアク
ティブマトリクス基板が作成される。
【００２０】このようにして作成されるアクティブマト
リクス基板によれば、上記作用の項で述べた理由により
、コンタクト層６ａ、６ｂとソース電極７及びドレイン
電極８との間の電流リークおよびソース電極とドレイン
電極８との間の電流リークを格段に低減できるので、Ｔ
ＦＴ特性の良好なアクティブマトリクス基板が得られる
。
リクス基板によれば、上記作用の項で述べた理由により
、コンタクト層６ａ、６ｂとソース電極７及びドレイン
電極８との間の電流リークおよびソース電極とドレイン
電極８との間の電流リークを格段に低減できるので、Ｔ
ＦＴ特性の良好なアクティブマトリクス基板が得られる
。
【００２１】
【発明の効果】以上の本発明方法によれば、電流リーク
を格段に低減できるので、ＴＦＴ特性の良好なアクティ
ブマトリクス基板が得られる。加えて、イオン注入を行
う際にゲート絶縁膜にダメージを与えることがないので
、ＴＦＴのしきい値電圧シフトが起こらず、アクティブ
マトリクス基板の信頼性を向上できる。
を格段に低減できるので、ＴＦＴ特性の良好なアクティ
ブマトリクス基板が得られる。加えて、イオン注入を行
う際にゲート絶縁膜にダメージを与えることがないので
、ＴＦＴのしきい値電圧シフトが起こらず、アクティブ
マトリクス基板の信頼性を向上できる。
【図１】本発明のアクティブマトリクス基板の製造方法
を示す工程図。
を示す工程図。
【図２】本発明方法により製造されるアクティブマトリ
クス基板を示す断面図。
クス基板を示す断面図。
【図３】従来の製造方法を示す工程図。
【図４】従来方法により製造されるアクティブマトリク
ス基板を示す断面図。
ス基板を示す断面図。
【図５】他の従来方法を示す工程図。
【図６】他の従来方法により製造されるアクティブマト
リクス基板を示す断面図。
リクス基板を示す断面図。
１ ガラス基板
２ ゲート電極
３ ゲート絶縁膜
４ 半導体層
５ チャネル保護絶縁膜
６ａ、６ｂ コンタクト層
７ ソース電極
８ ドレイン電極
９ 層間絶縁膜
１０ 絵素電極
Claims (2)
- 【請求項１】チャネル保護絶縁膜を有する逆スタガー型
の薄膜トランジスタをスイッチング素子に用いたアクテ
ィブマトリクス基板の製造方法において、コンタクト層
を形成するためのイオン注入工程の後に、酸洗浄を行っ
て該チャネル保護絶縁膜の少なくとも一部を取り除く工
程を行うアクティブマトリクス基板の製造方法。 - 【請求項２】逆スタガー型の薄膜トランジスタをスイッ
チング素子に用いたアクティブマトリクス基板の製造方
法において、ゲート絶縁膜、半導体層およびチャネル保
護絶縁膜をこの順に連続して堆積した後に、該チャネル
保護絶縁膜をパターン形成する第１の工程と、該半導体
層をパターン形成する第２の工程と、該半導体層の上方
より、不純物が該ゲート絶縁膜に到達しない加速電圧で
イオンを注入し、不純物のドーピングを行ってコンタク
ト層を形成する第３の工程とを含む請求項２記載のアク
ティブマトリクス基板の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004575A JPH04236431A (ja) | 1991-01-18 | 1991-01-18 | アクティブマトリクス基板の製造方法 |
| DE69125260T DE69125260T2 (de) | 1990-12-28 | 1991-12-24 | Ein Verfahren zum Herstellen eines Dünnfilm-Transistors und eines Aktive-Matrix-Substrates für Flüssig-Kristall-Anzeige-Anordnungen |
| EP91312014A EP0493113B1 (en) | 1990-12-28 | 1991-12-24 | A method for producing a thin film transistor and an active matrix substrate for liquid crystal display devices |
| US07/813,385 US5286659A (en) | 1990-12-28 | 1991-12-26 | Method for producing an active matrix substrate |
| KR1019910025097A KR950003939B1 (ko) | 1990-12-28 | 1991-12-28 | 액티브매트리스 기판의 제조 방법 |
| US08/154,116 US5474941A (en) | 1990-12-28 | 1993-11-18 | Method for producing an active matrix substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004575A JPH04236431A (ja) | 1991-01-18 | 1991-01-18 | アクティブマトリクス基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04236431A true JPH04236431A (ja) | 1992-08-25 |
Family
ID=11587835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004575A Withdrawn JPH04236431A (ja) | 1990-12-28 | 1991-01-18 | アクティブマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04236431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225644B1 (en) | 1997-01-27 | 2001-05-01 | Advanced Display Inc. | Semiconductor TFT, producing method thereof, semiconductor TFT array substrate and liquid crystal display using the same |
-
1991
- 1991-01-18 JP JP3004575A patent/JPH04236431A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225644B1 (en) | 1997-01-27 | 2001-05-01 | Advanced Display Inc. | Semiconductor TFT, producing method thereof, semiconductor TFT array substrate and liquid crystal display using the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |