JPH08148694A

JPH08148694A - 薄膜トランジスタ

Info

Publication number: JPH08148694A
Application number: JP24413595A
Authority: JP
Inventors: Shinji Yuda; 真次湯田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1994-09-22
Filing date: 1995-09-22
Publication date: 1996-06-07

Abstract

(57)【要約】【課題】薄膜トランジスタのオフ時のリーク電流を低
減し、オン／オフ比を大きくさせる。【解決手段】ポリシリコンの半導体層１２中のソース
・ドレイン領域２，３間に形成されたチャネル領域４に
対し、ゲート電極６は、オフセット領域Ｘが構成される
ように形成される。このオフセット領域Ｘにはフローテ
ィングゲート電極７ａ，７ｂが形成される。フローティ
ングゲート電極７ａ，７ｂ及びゲート電極６の表面上に
は絶縁膜８を介在してフローティング電極９が形成され
ている。ゲート電極６にゲート電圧が印加されると、ゲ
ート電極６とフローティング電極９との間の容量部及び
フローティング電極９と各フローティングゲート電極７
ａ，７ｂとの間の容量部を介してフローティングゲート
電極７ａ，７ｂにゲート電圧より低い電圧が誘起され
る。この電圧により、ドレイン領域３近傍のチャネル領
域の電界集中が緩和される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
に関し、特に、オフしたときのドレイン領域近傍の電界
集中を緩和し、リーク電流の低減を図った薄膜トランジ
スタの構造に関するものである。

【０００２】

【従来の技術】図８は、従来のコプレーナー型の薄膜ト
ランジスタ（ＴＦＴ）の断面構造を示す断面構造図であ
る。図８に示すように、絶縁基板１の表面上には半導体
層１２が形成され、この半導体層１２中に一対のソース
・ドレイン領域２，３が形成されている。また、このソ
ース・ドレイン領域２，３の間にチャネル領域４が形成
されている。半導体層１２の表面上には、例えばシリコ
ン酸化膜などから構成されるゲート絶縁膜５を介在して
ゲート電極６が形成されている。さらに、その上部には
ゲート電極６を覆う層間絶縁膜２０が形成されている。
そして、ソース・ドレイン領域２，３には、各々層間絶
縁膜２０及びゲート絶縁膜５中に形成されたコンタクト
ホール１５を通して配線層１１，１１が接続されてい
る。

【０００３】従来の薄膜トランジスタは、ソース・ドレ
イン領域２，３がゲート電極６に対して自己整合的に形
成されており、ゲート電極６のゲート長とチャネル領域
４のチャネル長とはほぼ等しい長さを有している。

【０００４】その動作において、例えばｎチャネルＴＦ
Ｔの場合には、ソース・ドレイン領域２，３間に正電圧
を印加し、さらに、ゲート電極６に正電圧を印加するこ
とによりソース・ドレイン領域２，３間にドレイン電流
が流れる。この状態がＴＦＴのオン状態となる。また、
ゲート電極６に負バイアスを印加すると、ソース・ドレ
イン領域２，３間のドレイン電流が遮断され、オフ状態
となる。なお、実際にはオフ時においてもわずかにリー
ク電流が流れる。

【０００５】このような薄膜トランジスタをスイッチン
グ素子として使用する場合には、オン時とオフ時のドレ
イン電流の比、すなわちオン／オフ比が一定の値以上と
なる範囲でゲート電圧を設定する。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の薄膜トランジスタにおいては、トランジスタのオフ
時のリーク電流が大きいことが問題となってきた。例え
ば、ｎチャネルＴＦＴにおいて、オフ時にゲート電極６
に対して負バイアスが印加されると、ゲート電圧及びド
レイン電圧による電界がドレイン接合部に集中する。こ
のため、ドレイン接合部近傍の粒界のトラップを介して
キャリアがトンネリングし、リーク電流が流れる。ま
た、ｐチャネルＴＦＴにおいて、オフ時にゲート電極６
に正バイアスが印加されると、ドレイン接合部に電界集
中が生じ、ｎチャネルＴＦＴと同様にリーク電流が発生
する。

【０００７】このリーク電流の発生によりオフ時の電流
値が上昇し、そのためオン／オフ比が小さくなるという
問題が生じた。従って、本発明の目的は、オフ時のリー
ク電流を低減し、オン／オフ比を大きくすることが可能
な薄膜トランジスタを提供することである。

【０００８】

【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁基板上に形成された半導体層中のチャネル領
域の両側に一対のソース・ドレイン領域を形成し、チャ
ネル領域上にゲート絶縁膜を介在してゲート電極を形成
している。このゲート電極は、所定の電圧が印加される
第１ゲート電極と、この第１ゲート電極に印加される電
圧よりも絶対値の小さい電圧が印加される第２ゲート電
極とを有している。そして、第１ゲート電極は、チャネ
ル領域のチャネル長よりもゲート長が短く形成され、チ
ャネル領域の端部と第１ゲート電極の端面との間にオフ
セット領域が形成される。また、第２ゲート電極は、オ
フセット領域内のゲート絶縁膜上に形成されている。

【０００９】このような構造により、ソース・ドレイン
領域近傍のチャネル領域（オフセット領域）には、第１
ゲート電極より低い電圧が印加される第２ゲート電極か
らの電圧による電界分布が生成される。このため、従来
の薄膜トランジスタの場合に比べ、電界集中が緩和され
た電界分布が生成されることにより、ドレイン領域近傍
のリーク電流の発生が抑制される。

【００１０】また、本発明の他の局面に従う薄膜トラン
ジスタは、さらに、第１及び第２ゲート電極の各々に対
して絶縁膜を介在して対向する面を有する容量電極をさ
らに備えている。そして、第２ゲート電極及び容量電極
は、フローティング電極により構成されている。

【００１１】このような構造により、第１ゲート電極と
容量電極及び容量電極と第２ゲート電極との間にそれぞ
れ容量部が構成される。従って、第１ゲート電極に所定
のゲート電圧が印加されると、各々の容量部の容量の大
きさに応じて容量電極及び第２ゲート電極に電位が誘起
される。この第２ゲート電極に誘起される電位は、第１
ゲート電極と同極性を有し、かつ絶対値の小さい電位と
なる。これにより、第２ゲート電極からチャネル領域に
及ぼす電界が緩和され、ドレイン領域近傍での電界集中
を緩和することができる。

【００１２】本発明のより限定された構成において、第
２ゲート電極は、一対のソース・ドレイン領域の少なく
とも一方側に位置するオフセット領域上に形成される。
このような構成により、電界集中が問題となるドレイン
領域近傍にのみ第２ゲート電極による電界集中の緩和作
用を及ぼすことができる。

【００１３】さらに、本発明の他の局面に従う薄膜トラ
ンジスタの構成において、第２ゲート電極は複数の電極
から構成され、各々の電極は容量電極に対向する対向面
の面積が互いに異なるように構成されている。

【００１４】このような構成により、第２ゲート電極の
複数の電極に各々誘起される電位が階段状に設定され、
チャネル領域に対しなだらかな電界分布を生成すること
ができる。

【００１５】さらに、本発明の他の局面に従う薄膜トラ
ンジスタの構成において、第２ゲート電極は複数の電極
から構成されている。そして、各電極は容量電極と対向
する面の間に介在する絶縁膜の膜厚が各々異なるように
構成されている。

【００１６】このような構成により、第２ゲート電極の
複数の電極と容量電極との間に構成される容量部の容量
値を異ならせることにより、各々の電極に誘起される電
位を階段状に設定することができる。このため、上記の
構成と同様に、チャネル領域に生成する電界分布をなだ
らかに構成することができる。

【００１７】さらに、本発明の限定された局面に従う薄
膜トランジスタは、マトリクス状に配列された複数の画
素への画像信号の書き込み用スイッチング素子として用
いられるものであり、ソース・ドレイン領域の一方が信
号線に接続され、他方がマトリクス状に配列された複数
の画素の一つの画素電極に接続され、第１ゲート電極が
走査線に接続された状態で使用される。

【００１８】

【発明の実施の形態】本発明の第１の実施形態による薄
膜トランジスタの断面構造を図１に示す。図１に示すよ
うに、薄膜トランジスタは、ガラスや石英基板などの絶
縁基板１上に形成される。絶縁基板１の表面上にはポリ
シリコンなどの半導体層１２が形成され、この半導体層
１２中に一対のソース領域２及びドレイン領域３と、そ
の間にチャネル領域４とが形成される。半導体層１２の
表面上にはシリコン酸化膜（ＳｉＯ₂ ）などからなるゲ
ート絶縁膜５が形成される。さらに、ゲート絶縁膜５の
表面上にはゲート電極６及びその両側の一対のフローテ
ィングゲート電極７ａ，７ｂが形成されている。そし
て、このゲート電極６などの表面上にはシリコン酸化膜
などからなる絶縁膜８がその表面を覆うように形成され
ている。さらに、絶縁膜８の表面上にはフローティング
電極９が形成されている。このフローティング電極９は
絶縁膜８を介在してフローティングゲート電極７ａ，７
ｂ及びゲート電極６の表面上を覆うように形成されてい
る。さらに、フローティング電極９及び絶縁膜８の表面
上にはシリコン窒化膜（ＳｉＮ_X）あるいはシリコン酸
化膜（ＳｉＯ₂ ）などからなる層間絶縁膜１０が形成さ
れている。また、層間絶縁膜１０、絶縁膜８及びゲート
絶縁膜５中にはソース領域２及びドレイン領域３に達す
るコンタクトホール１５が形成されており、このコンタ
クトホール１５を通して配線層１１，１１が各々ソース
領域２及びドレイン領域３に接続されている。

【００１９】本実施形態による薄膜トランジスタのゲー
ト電極は、以下のような構造を有している。まず、ゲー
ト電極６は、例えばアルミニウム（Ａｌ）あるいは不純
物がドープされたポリシリコンなどから構成される。ゲ
ート電極６のゲート長はチャネル領域４のチャネル長よ
り短く形成されており、この結果、チャネル領域４の両
端部とゲート電極６の両側壁との間にオフセット領域Ｘ
が構成されている。このゲート電極６には薄膜トランジ
スタをオン／オフさせるための所定のゲート電圧が配線
層（図示せず）を通じて印加される。

【００２０】フローティングゲート電極７ａ，７ｂは、
ゲート電極６の両側であってオフセット領域Ｘ内に形成
されている。フローティングゲート電極７ａ，７ｂはア
ルミニウムあるいは不純物が導入されたポリシリコンな
どから構成され、電気的にフローティング状態にある。

【００２１】フローティング電極９は、アルミニウムあ
るいは不純物が導入されたポリシリコンなどから構成さ
れ、フローティングゲート電極７ａ，７ｂと同様に、電
気的にフローティング状態にある。

【００２２】このような電極構造において、ゲート電極
６に所定の電圧が印加された場合には、フローティング
ゲート電極７ａ，７ｂにゲート電圧よりも低い電圧が誘
起される。その原理について説明する。図１において、
ゲート電極６と、このゲート電極６に対して絶縁膜８を
介して対向するフローティング電極９の対向面との間に
は容量部が構成され、この容量をＣ１とする。また、フ
ローティングゲート電極７ａ，７ｂと、絶縁膜８を介在
してこのフローティングゲート電極７ａ，７ｂと対向す
るフローティング電極９の対向面との間に容量部が構成
され、各々の容量をＣ２，Ｃ３とする。そして、ゲート
電極６にゲート電圧Ｖ_Gが印加されたとすると、フロー
ティング電極９には反対極性の電位が誘起され、その結
果、さらにフローティングゲート電極７ａ，７ｂに反対
極性の電圧（すなわち、ゲート電圧と同極性）の電圧Ｖ
_fが誘起される。そして、このフローティングゲート電
極７ａ，７ｂに誘起される電圧Ｖ_fは、Ｖ_f＝Ｖ_G×Ｃ２（Ｃ３）／Ｃ１の関係となる。この関係から明らかなように、ゲート電
極６及びフローティング電極９との間に構成される容量
部の容量Ｃ１をフローティングゲート電極７ａ，７ｂと
フローティング電極９との間に構成される容量部の容量
Ｃ２あるいはＣ３より大きくなるように構成することに
より、フローティングゲート電極７ａ，７ｂに誘起され
る電圧Ｖ_fをゲート電極６に印加されるゲート電圧Ｖ_G
より小さくすることができる。図１に示す例では、ゲー
ト電極６及びフローティング電極９の間に構成される容
量部の電極間対向面積をフローティングゲート電極７
ａ，７ｂとフローティング電極９との対向部分に構成さ
れる容量部の電極間対向面積より大きく形成することに
より、Ｖ_G＞Ｖ_fの関係を作り出している。

【００２３】フローティングゲート電極７ａ，７ｂに誘
起される電圧Ｖ_fをゲート電極６に印加されるゲート電
極Ｖ_Gより小さくなるように設定すると、ソース領域２
及びドレイン領域３の近傍のチャネル領域４（特にドレ
イン領域３近傍）においては、ゲート電極６のゲート電
圧Ｖ_Gを印加した場合に比べ、その領域に生成される電
界の集中を緩和することができる。

【００２４】なお、ゲート電極６、フローティングゲー
ト電極７ａ，７ｂ及びフローティング電極９は、上述し
たように、アルミニウムあるいはリン（Ｐ）などの不純
物が導入されたポリシリコンで形成される。アルミニウ
ムで形成すると、各電極の全体を同電位に保つことが容
易となる。しかしながら、融点が低いため、高温プロセ
スの適用が難しくなる。このような場合には、ポリシリ
コンを適用することが好ましい。

【００２５】図１に示すような薄膜トランジスタの好ま
しい例において、ゲート電極６のゲート長は３μｍ、フ
ローティングゲート電極７ａ，７ｂのゲート長は２μ
ｍ、ゲート電極６とフローティングゲート電極７ａ，７
ｂの間隔は０．５μｍ、絶縁膜８の膜厚はシリコン酸化
膜において１０００Å、ゲート絶縁膜５の膜厚はシリコ
ン酸化膜において１０００Åに形成される。

【００２６】また、この薄膜トランジスタは、ｐ型ポリ
シリコン半導体層１２を用い、ｎ型ソース・ドレイン領
域２，３を有するｎチャネルトランジスタでもよく、ま
たｎ型ポリシリコン半導体層１２を用い、ｐ型ソース・
ドレイン領域２，３を有するｐチャネルトランジスタで
あってもよい。そして、ｎチャネルＴＦＴの場合には、
オフ時に、ゲート電極６に負バイアスの電圧が印加され
ると、フローティングゲート電極７ａ，７ｂにはこのゲ
ート電圧よりも低い（絶対値の小さい）負電圧が誘起さ
れ、特にドレイン領域３近傍のチャネル領域４において
電界が集中するのを妨げることができる。この結果、電
界集中に起因するリーク電流の発生を低減することがで
きる。また、ｐチャネルＴＦＴの場合には、オフ時にゲ
ート電極６に正バイアスの電圧が印加されると、フロー
ティングゲート電極７ａ，７ｂにはこれより低い正電圧
が誘起され、ドレイン領域３近傍の電界集中が緩和され
る。そして、リーク電流の発生が低減される。例えば、
チャネル長５μｍ，チャネル幅５μｍのｎチャネルＴＦ
Ｔにおいて、ゲート電極６のゲート電圧Ｖ_G＝−１０
Ｖ，フローティング電極７ａ，７ｂのゲート電圧Ｖ_f＝
−５Ｖ，ドレイン電圧１２Ｖの条件下で、リーク電流を
１ｐＡ以下に低減することができた。また、オン／オフ
比についても、図８に示す従来構造のＴＦＴが１０⁵ で
あるのに対し、２桁大きい１０⁷ 以上の値を確保するこ
とができた。

【００２７】このように、本発明の実施形態による薄膜
トランジスタは、オフ時のリーク電流を低減することに
よりオン／オフ比を増大することができる。このため、
トランジスタのオフ時にゲート電極６に印加するゲート
電圧と、オン時にゲート電極６に印加するゲート電圧と
の電圧差を増大させることなく、あるいはオン時にゲー
ト電極６に印加されるゲート電圧値をより高く設定する
ことなく必要とされるオフ／オフ比を確保することがで
きる。このため、ゲート電圧の増大による消費電力の増
加をきたすことなく所望のオン／オフ比を確保すること
ができる。

【００２８】次に、図１に示す薄膜トランジスタの製造
方法について説明する。図２は、各製造工程における薄
膜トランジスタの断面構造を順に示したものである。ま
ず、図２（ａ）に示すように、石英あるいはガラスなど
の絶縁基板１の表面上にＰ−ＣＶＤ（プラズマＣＶＤ）
あるいはＬＰＣＶＤ（減圧ＣＶＤ）によりポリシリコン
層１２を膜厚６００Å形成する。さらに、Ｐ−ＣＶＤあ
るいはＬＰＣＶＤなどを用いてポリシリコン層１２の表
面上にシリコン酸化膜（ＳｉＯ₂ ）を膜厚１０００Å形
成する。さらに、ゲート絶縁膜５の表面上にスパッタリ
ング法あるいは真空蒸着法を用いてアルミニウム層を膜
厚２０００Å形成する。そして、リソグラフィー法及び
エッチング法を用いてアルミニウム層をパターニング
し、ゲート電極６及びフローティングゲート電極７ａ，
７ｂを形成する。

【００２９】次に、図２（ｂ）に示すように、ゲート電
極６などの表面上にＰ−ＣＶＤあるいはＬＰＣＶＤなど
により、シリコン酸化膜からなる絶縁膜８を膜厚１００
０Å形成する。さらに、絶縁膜８の表面上にスパッタリ
ング法あるいは真空蒸着法などを用いて膜厚１０００Å
のアルミニウム層９ａを形成する。

【００３０】さらに、図２（ｃ）に示すように、アルミ
ニウム層９ａの表面上にレジストを塗布し、リソグラフ
ィー法及びエッチング法を用いてアルミニウム層９ａを
パターニングしてフローティング電極９を形成する。そ
して、フローティング電極９の表面上にパターニングさ
れたレジスト１３を残余した状態でリン（Ｐ⁺）イオン
などのｎ型不純物イオンを注入エネルギー１２０ｋＶ、
ドーズ量５×１０¹⁵ｃｍ^-2で半導体層１２表面に対して
イオン注入する。このイオン注入により、半導体層１２
中に一対のソース・ドレイン領域２，３がフローティン
グ電極９に対して自己整合的に形成される。その後、活
性化のためのアニール処理を温度９００℃で１時間行
う。

【００３１】さらに、図２（ｄ）に示すように、レジス
ト１３を除去した後、フローティング電極９などの表面
上にＰ−ＣＶＤあるいはＬＰＣＶＤにより膜厚４０００
Åのシリコン窒化膜（ＳｉＮ_X膜）からなる層間絶縁膜
１０を形成する。さらに、ポリシリコンの半導体層１２
中のダングリングボンドの補償のために水素プラズマ処
理を行う。水素プラズマ処理は、ＲＦパワー３５０Ｗ、
圧力０．９Ｔｏｒｒ、基板温度３００℃の条件下で２時
間行われる。

【００３２】さらに、図２（ｅ）に示すように、リソグ
ラフィー法及びエッチング法を用いて、層間絶縁膜１
０、絶縁膜８及びゲート絶縁膜５中にコンタクトホール
１５，１５を形成する。その後、スパッタリング法ある
いは真空蒸着法などを用いて層間絶縁膜１０の表面上に
アルミニウム層を形成した後、パターニングしてコンタ
クトホール１５を通してソース・ドレイン領域２，３に
接続される配線層１１，１１を形成する。

【００３３】以上の工程により薄膜トランジスタが形成
される。なお、上記の例では、ゲート電極６、フローテ
ィングゲート電極７ａ，７ｂ及びフローティング電極９
は、アルミニウムで構成される場合について説明した
が、ポリシリコンを用いて形成してもよい。この場合、
図２（ａ）に示す工程においては、ゲート絶縁膜５の表
面上に、Ｐ−ＣＶＤあるいはＬＰＣＶＤなどによりポリ
シリコン層を形成した後、ポリシリコン層中にリンなど
のｎ型不純物イオンをイオン注入し導電性を付与する。
あるいは、ゲート絶縁膜５の表面上にリンなどのｎ型不
純物を含むドープドポリシリコンをＰ−ＣＶＤあるいは
ＬＰＣＶＤによって形成してもよい。また、図２（ｂ）
あるいは図２（ｃ）に示す工程において、フローティン
グ電極９も上記と同様の方法によりポリシリコン層を用
いて形成してもよい。

【００３４】さらに、図１に示す薄膜トランジスタは、
次のような製造方法によっても製造することができる。
図３は、このような製造方法の各工程を示す断面図であ
る。まず、図３（ａ）に示す工程は、先の図２（ａ）に
示す工程と同様の工程が適用される。

【００３５】次に、図３（ｂ）に示す工程においては、
ゲート電極６などが形成されたゲート絶縁膜５の表面上
にレジスト１３を塗布した後、リソグラフィー法及びエ
ッチング法を用いて、一方のフローティングゲート電極
７ａから他方のフローティングゲート電極７ｂに至る表
面上を覆うようにレジスト１３をパターニングする。そ
して、このパターニングされたレジスト１３をマスクと
して、例えばリンなどのｎ型不純物イオンを半導体層１
２中に、注入エネルギー１００ｋＶ、ドーズ量５×１０
¹⁵ｃｍ^-2の条件でイオン注入し、半導体層１２中にソー
ス・ドレイン領域２，３を形成する。

【００３６】次に、図３（ｃ）示すように、レジスト１
３を除去した後、Ｐ−ＣＶＤあるいはＬＰＣＶＤなどに
より全面に膜厚１０００Åのシリコン酸化膜からなる絶
縁膜８を形成する。さらに、絶縁膜８の表面上に、真空
蒸着法あるいはスパッタリング法などを用いて膜厚１０
００Åのアルミニウム層を形成する。そして、このアル
ミニウム層をパターニングしてフローティング電極９を
形成する。

【００３７】さらに、図３（ｄ）に示すように、ゲート
電極９などの表面上にＰ−ＣＶＤあるいはＬＰＣＶＤな
どによりシリコン酸化膜の層間絶縁膜１０を膜厚１００
０Å形成する。その後、図２（ｄ）で説明したのと同様
に水素プラズマ処理を行う。

【００３８】さらに、図３（ｅ）に示す工程において
は、図２（ｅ）に示す工程と同様の方法によって配線層
１１，１１を形成する。なお、この製造方法に対して
も、アルミニウムを用いたゲート電極６、フローティン
グゲート電極７ａ，７ｂ等の製造方法に替えて、ポリシ
リコンを用いる方法を適用することができる。

【００３９】次に、図１に示す第１の実施形態の変形例
について説明する。図４及び図５はその変形例による薄
膜トランジスタの構造を示す断面図である。この２つの
変形例は、共にフローティングゲート電極７ａ，７ｂを
複数の電極で構成し、オフセット領域に対して印加する
電圧を階段状に設定するように構成したものである。す
なわち、図４に示す変形例では、１つのオフセット領域
に対して２つの電極７ａ，７ｃ（７ｂ，７ｄ）が形成さ
れている。しかも、この電極７ａ，７ｃとフローティン
グ電極９との間に介在する絶縁膜８の膜厚が各々異なっ
ている。このため、ゲート電極６のゲート電圧に対して
容量分割によって誘起される各電極７ａ，７ｃの電圧は
互いに異なる値となる。すなわち、図示の例では電極７
ａに誘起される電圧が電極７ｃに誘起される電圧より高
くなる。しかも、電極７ａに誘起される電圧はゲート電
極６に印加されるゲート電圧よりも低いため、チャネル
領域４に生成される電界分布はなだらかな形状となる。

【００４０】また、図５に示す変形例では、１つのオフ
セット領域に形成されるフローティングゲート電極７
ａ，７ｃのゲート長が互いに異なる値に形成されてい
る。このため、各電極７ａ，７ｃとフローティング電極
９との間に構成される容量部の対向面積は異なる値とな
る結果、各々の電極に誘起される電圧値が異なる。この
ため、図４に示す構造について説明したのと同様の効果
を生じさせることができる。

【００４１】なお、図４及び図５に示す変形例は、１つ
のオフセット領域について２つの電極を形成する例を示
しているが、電極の数は２つに限定されるものではな
く、適宜設定することができる。

【００４２】また、本発明による薄膜トランジスタは、
液晶表示装置やメモリなどの半導体装置に広く用いるこ
とができる。特に、本発明の薄膜トランジスタは、液晶
表示装置の画素部の画素駆動素子として好適に用いられ
る。図６は、アクティブマトリクス型の液晶表示装置の
１つの画素部近傍の平面構造図であり、図７は、図６中
の切断線Ａ−Ａに沿う方向からの断面構造図である。こ
の図６及び図７は、液晶表示装置の画素駆動素子として
図１に示す実施形態による薄膜トランジスタを用いた場
合を例示している。

【００４３】画素領域４０は、信号線２０と、これに直
交する方向に延びる走査線２１との交差部近傍に設けら
れている。画素領域４０は、画素駆動素子としての薄膜
トランジスタＴｒと、液晶セルＬＣ及び補助容量ＣＳと
から構成されている。

【００４４】液晶セルＬＣは、液晶層３３と、この液晶
層３３を介して互いに対向して配置される各々一対の配
向膜３２，３４、表示電極３１と対向電極３５及び基板
１と対向基板３６とから構成されている。液晶層３３に
は、ＴＮ液晶あるいはＳＴＮ液晶等が用いられる。ま
た、配向膜３２，３４としては、表面に配向処理が施さ
れたポリイミド膜などが用いられる。さらに、表示電極
３１及び対向電極３５としては、酸化インジウムを主成
分とするＩＴＯ膜などの透明導電膜が用いられる。さら
に、基板１及び対向基板３６としては、ガラスや石英基
板などの絶縁基板が用いられる。

【００４５】また、補助容量ＣＳは、基板１表面に形成
されたＩＴＯなどからなる補助容量電極３０と、表示電
極３１及びその間に介在する絶縁膜５，８，１０により
構成されている。

【００４６】そして、薄膜トランジスタＴｒのドレイン
領域３には、信号電極２０がコンタクトホール１５ａを
通して接続されている。また、ソース領域２には、ＩＴ
Ｏなどからなる表示電極３１がコンタクトホール１５ｂ
内に形成されたアルミニウムあるいはポリシリコン等か
らなる導電体を介して接続されている。さらに、ゲート
電極６には、走査線２１が接続されている。

【００４７】上記のように構成された画素領域４０にお
いて、例えば薄膜トランジスタＴｒがｎチャネルＴＦＴ
の場合、走査線２１を通してゲート電極６に正電圧が印
加されると、薄膜トランジスタＴｒがオンとなる。する
と、信号線２０を流れるデータ信号がオンした薄膜トラ
ンジスタＴｒを通り表示電極３１に印加される。これに
よって液晶セルＬＣの静電容量と補助容量ＣＳとが充電
される。次に、走査線２１からゲート電極６に対して負
電圧が印加されると、薄膜トランジスタＴｒがオフとな
る。そして、この時点で信号線２０から与えられていた
データ信号の電圧が液晶セルＬＣの静電容量と補助容量
ＣＳとによって保持される。そして、この電圧保持状態
は、画素の画像表示期間中維持される。画素駆動素子と
して従来の薄膜トランジスタを用いた液晶表示装置で
は、この画像表示期間中に、液晶セルＬＣ等に保持され
た信号電圧が、薄膜トランジスタのオフ時に生じるリー
ク電流によって低下してしまう。ところが、画素駆動素
子として用いた本発明の薄膜トランジスタＴｒは、上述
したように、オフ時のリーク電流が極めて小さくなるよ
うに構成されている。このため、画素の画像表示期間に
おいて、液晶セルＬＣ及び補助容量ＣＳに蓄積された電
荷が薄膜トランジスタＴｒを通してリークする状態が極
めて低レベルに抑制される。従って、本発明の薄膜トラ
ンジスタを用いた液晶表示装置は、各画素の画像信号の
保持能力が向上し、それによって表示特性が向上する。

【００４８】なお、画素駆動素子として用いる薄膜トラ
ンジスタＴｒは、図４及び図５に示す薄膜トランジスタ
を用いても構わない。

【００４９】

【発明の効果】以上のように、本発明による薄膜トラン
ジスタは、第１ゲート電極とチャネル領域とのオフセッ
ト領域に第２ゲート電極を形成し、このゲート電極に印
加されるゲート電圧の値を第１ゲート電極に印加される
ゲート電圧より絶対値が小さくなるように設定したこと
により、ドレイン領域近傍の電界集中を緩和し、トラン
ジスタのオフ時のリーク電流を低減することができる。
このため、ゲート電圧の増大による消費電力の増加をき
たすことなくオン／オフ比の大きい薄膜トランジスタを
実現することができる。

【００５０】また、第１ゲート電極と、フローティング
電極から構成される容量電極及び第２ゲート電極とを用
いることにより、新たな電圧発生源及び配線層を形成す
ることなく第２ゲート電圧に低電圧のゲート電圧を誘起
することが可能となり、簡素な構造によりドレイン領域
近傍での電界集中を緩和することができる。

【００５１】また、第２ゲート電極を複数の電極で構成
することにより、チャネル領域に対してなだらかな電界
分布を生成することよって電界集中を緩和することがで
きる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による薄膜トランジスタ
の断面構造図。

【図２】図１に示す薄膜トランジスタの製造工程を示す
断面図であり、（ａ）〜（ｅ）は各工程を示す。

【図３】図１に示す薄膜トランジスタの製造方法の他の
例を示す断面図であり、（ａ）〜（ｅ）は、各工程を示
す。

【図４】図１に示す薄膜トランジスタの変形例を示す断
面構造図。

【図５】図１に示す薄膜トランジスタの他の変形列を示
す断面構造図。

【図６】本発明の実施形態による薄膜トランジスタが適
用される液晶表示装置の画素部近傍の平面構造図。

【図７】図６中の切断線Ａ−Ａに沿う方向からの断面構
造図。

【図８】従来の薄膜トランジスタの断面構造図。

【符号の説明】

１…絶縁基板２…ソース領域３…ドレイン領域４…チャネル領域５…ゲート絶縁膜６…ゲート電極７ａ，７ｂ…フローティングゲート電極８…絶縁膜９…フローティング電極１０…層間絶縁膜１１…配線層

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に形成された半導体層中のチ
ャネル領域の両側に一対のソース・ドレイン領域を形成
し、前記チャネル領域上にゲート絶縁膜を介在してゲー
ト電極を形成した薄膜トランジスタにおいて、前記ゲート電極は、所定の電圧が印加される第１ゲート
電極と、この第１ゲート電極に印加される電圧よりも絶
対値の小さい電圧が印加される第２ゲート電極とを有し
ており、前記第１ゲート電極は、前記チャネル領域のチャネル長
よりもゲート長が短く形成されており、前記第２ゲート電極は、前記チャネル領域の端部と前記
第１ゲート電極の端面との間のオフセット領域内の前記
ゲート絶縁膜上に形成されていることを特徴とする、薄
膜トランジスタ。
【請求項２】絶縁基板上に形成された半導体層中のチ
ャネル領域の両側に一対のソース・ドレイン領域を形成
し、前記チャネル領域上にゲート絶縁膜を介在してゲー
ト電極を形成した薄膜トランジスタにおいて、前記ゲート電極は、所定の電圧が印加される第１ゲート
電極と、電気的にフローティング状態にある第２ゲート
電極とを有しており、前記第１ゲート電極は、前記チャネル領域のチャネル長
よりもゲート長が短く形成されており、前記第２ゲート電極は、前記チャネル領域の端部と前記
第１ゲート電極の端面との間のオフセット領域内の前記
ゲート絶縁膜上に形成されており、さらに該薄膜トランジスタは、前記第１ゲート電極及び
前記第２ゲート電極の各々に対して絶縁膜を介在して対
向する面を有する電気的にフローティング状態にある容
量電極を備えたことを特徴とする、薄膜トランジスタ。
【請求項３】前記第２ゲート電極は、一対の前記ソー
ス・ドレイン領域の少なくとも一方側に位置する前記オ
フセット領域上に形成されていることを特徴とする、請
求項１または請求項２に記載の薄膜トランジスタ。
【請求項４】前記第２ゲート電極は、前記容量電極に
対向する面の面積が互いに異なる複数の電極を有するこ
とを特徴とする、請求項２または請求項３に記載の薄膜
トランジスタ。
【請求項５】前記第２ゲート電極と前記容量電極との
間に介在する前記絶縁膜は、複数の膜厚の異なる領域を
有しており、前記第２ゲート電極は、前記絶縁膜の膜厚の異なる複数
の領域を介在して前記容量電極と対向する複数の電極を
有することを特徴とする、請求項２または請求項３に記
載の薄膜トランジスタ。
【請求項６】マトリクス状に配列された複数の画素へ
の画像信号の書き込み用スイッチング素子として用いら
れる薄膜トランジスタであって、前記ソース・ドレイン領域の一方が信号線に接続され、
他方がマトリクス状に配列された複数の画素の一つの画
素電極に接続され、前記第１ゲート電極が走査線に接続
された、請求項１ないし請求項５のいずれかに記載の薄
膜トランジスタ。