JPH04236514A - パルス信号生成回路およびこれを用いた液晶表示装置 - Google Patents
パルス信号生成回路およびこれを用いた液晶表示装置Info
- Publication number
- JPH04236514A JPH04236514A JP1956591A JP1956591A JPH04236514A JP H04236514 A JPH04236514 A JP H04236514A JP 1956591 A JP1956591 A JP 1956591A JP 1956591 A JP1956591 A JP 1956591A JP H04236514 A JPH04236514 A JP H04236514A
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- JP
- Japan
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- signal
- voltage
- circuit
- pulse signal
- output
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- Liquid Crystal Display Device Control (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はパルス信号生成回路に係
わり、特に、回路を構成する各トランジスタの耐圧を向
上させるようにするものに用いて好適なものである。
わり、特に、回路を構成する各トランジスタの耐圧を向
上させるようにするものに用いて好適なものである。
【０００２】
【従来の技術】ディジタル信号を取り扱う回路において
は、入力されたパルス信号よりも遅延したパルス信号を
生成したり、或いは入力信号の波形を整形したパルス信
号を生成したりするためのパルス信号生成回路が種々用
いられている。図３は、入力パルス信号ＶＳＴをクロッ
ク信号ＶＣＫおよび反転クロック信号ＶＣＫＸに従って
順番に転送し、入力信号から所定のタイミングだけ遅延
したパルス信号を生成するパルス信号生成回路の従来例
を示している。
は、入力されたパルス信号よりも遅延したパルス信号を
生成したり、或いは入力信号の波形を整形したパルス信
号を生成したりするためのパルス信号生成回路が種々用
いられている。図３は、入力パルス信号ＶＳＴをクロッ
ク信号ＶＣＫおよび反転クロック信号ＶＣＫＸに従って
順番に転送し、入力信号から所定のタイミングだけ遅延
したパルス信号を生成するパルス信号生成回路の従来例
を示している。
【０００３】図３の回路は、データ転送部２０，ナンド
ゲート２１，インバータ２２等により構成されるシフト
レジスタを示しており、これは例えばＬＣＤ用の垂直シ
フトレジスタとして用いられる。上記データ転送部２０
は、ＭＯＳトランジスタよりなるＤ型フリップ・フロッ
プにより構成されていて、各出力ＶＡ１ ，ＶＡ２ は
クロック信号ＶＣＫおよび反転クロック信号ＶＣＫＸの
立ち上がりに同期して出力される。
ゲート２１，インバータ２２等により構成されるシフト
レジスタを示しており、これは例えばＬＣＤ用の垂直シ
フトレジスタとして用いられる。上記データ転送部２０
は、ＭＯＳトランジスタよりなるＤ型フリップ・フロッ
プにより構成されていて、各出力ＶＡ１ ，ＶＡ２ は
クロック信号ＶＣＫおよび反転クロック信号ＶＣＫＸの
立ち上がりに同期して出力される。
【０００４】また、図４のタイムチャートに示すように
、ナンドゲート２１は上記出力ＶＡ１ ，ＶＡ２ のペ
アから、ハイレベル“Ｈ”の共通部分を抜き出した信号
ＶＢ１ ，ＶＢ２ を形成するために設けられている。 一方、インバータ２２は上記ナンドゲート２１から与え
られる上記ナンド出力信号ＶＢ１ ，ＶＢ２ を反転さ
せ、これをシフトレジスタの出力信号ＶＣ１ ，ＶＣ２
として外部に出力するために設けられている。
、ナンドゲート２１は上記出力ＶＡ１ ，ＶＡ２ のペ
アから、ハイレベル“Ｈ”の共通部分を抜き出した信号
ＶＢ１ ，ＶＢ２ を形成するために設けられている。 一方、インバータ２２は上記ナンドゲート２１から与え
られる上記ナンド出力信号ＶＢ１ ，ＶＢ２ を反転さ
せ、これをシフトレジスタの出力信号ＶＣ１ ，ＶＣ２
として外部に出力するために設けられている。
【０００５】
【発明が解決しようとする課題】一般にＬＣＤ、特にア
クティブマトリックス型のＬＣＤにおいては、画素トラ
ンジスタとしてＮＭＯＳトランジスタが用いられる場合
が多い。したがって、このアクティブマトリックス型の
ＬＣＤの場合には、ゲート信号は入力されるビデオ信号
のｐ−ｐ値以上の大きさの電圧が要求される。このため
、図３に示した垂直シフトレジスタの電源電圧ＶＤＤは
、例えば１４〜１８〔Ｖ〕のような比較的高い電圧が用
いられる。
クティブマトリックス型のＬＣＤにおいては、画素トラ
ンジスタとしてＮＭＯＳトランジスタが用いられる場合
が多い。したがって、このアクティブマトリックス型の
ＬＣＤの場合には、ゲート信号は入力されるビデオ信号
のｐ−ｐ値以上の大きさの電圧が要求される。このため
、図３に示した垂直シフトレジスタの電源電圧ＶＤＤは
、例えば１４〜１８〔Ｖ〕のような比較的高い電圧が用
いられる。
【０００６】このような高い電圧が印加されるので、シ
フトレジスタを構成する各回路素子はその耐圧を十分に
考慮しなければならない。特に、ＴＦＴ（Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）の場合は、基板上
に構成されたバルクトランジスタと比較して、ゲートと
ドレイン，ゲートとソース，およびドレインとソースな
どの端子間の耐圧が低いので、回路素子にＴＦＴを用い
た場合には上記したような高い電源電圧ＶＤＤを加える
と素子が破壊されたりして、信頼性が低下してしまうこ
とがある問題があった。
フトレジスタを構成する各回路素子はその耐圧を十分に
考慮しなければならない。特に、ＴＦＴ（Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）の場合は、基板上
に構成されたバルクトランジスタと比較して、ゲートと
ドレイン，ゲートとソース，およびドレインとソースな
どの端子間の耐圧が低いので、回路素子にＴＦＴを用い
た場合には上記したような高い電源電圧ＶＤＤを加える
と素子が破壊されたりして、信頼性が低下してしまうこ
とがある問題があった。
【０００７】このような問題を解決するために、■ＴＦ
Ｔのゲート膜厚を厚くしたり、或いは■入力信号の振幅
を小さくしたりする対策が施されることがある。しかし
、上記■の対策を施すとしきい値電圧Ｖｔｈが大きくな
ってしまうために、高い電源電圧ＶＤＤが必要になって
しまう不都合があった。また、■の対策を施すと出力信
号の振幅も小さくなってしまい、上記したようにＬＣＤ
用の垂直シフトレジスタとして用いた場合には、コント
ラストが低下してしまう問題があった。
Ｔのゲート膜厚を厚くしたり、或いは■入力信号の振幅
を小さくしたりする対策が施されることがある。しかし
、上記■の対策を施すとしきい値電圧Ｖｔｈが大きくな
ってしまうために、高い電源電圧ＶＤＤが必要になって
しまう不都合があった。また、■の対策を施すと出力信
号の振幅も小さくなってしまい、上記したようにＬＣＤ
用の垂直シフトレジスタとして用いた場合には、コント
ラストが低下してしまう問題があった。
【０００８】本発明は上述した問題点に鑑み、パルス信
号生成回路を構成する各素子に加えられる電圧を低減し
て耐圧を実質的に向上させるとともに、上記各素子に加
えられる電圧よりも大きな振幅を有するパルス信号を出
力できるようにすることを目的とする。
号生成回路を構成する各素子に加えられる電圧を低減し
て耐圧を実質的に向上させるとともに、上記各素子に加
えられる電圧よりも大きな振幅を有するパルス信号を出
力できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】本発明のパルス信号生成
回路は、入力されたパルス信号を処理する際の駆動電圧
として、所定電圧を２分割した一方の電圧が与えられる
第１の信号処理回路と、上記入力パルス信号が上記第１
の信号処理回路と共通に与えられるとともに、上記入力
パルス信号を処理する際の駆動電圧として上記所定電圧
を２分割した他方の電圧が与えられる第２の信号処理回
路と、上記所定電圧を２分割した一方の電圧がゲートに
与えられるＰＭＯＳトランジスタ、および上記所定電圧
を２分割した他方の電圧がゲートに与えられるＮＭＯＳ
トランジスタよりなり、上記ＰＭＯＳトランジスタのソ
ースに上記第１の信号処理回路の出力信号が与えられと
ともに、上記ＮＭＯＳトランジスタのソースには上記第
２の信号処理回路の出力信号が与えられるようになされ
たＣＭＯＳトランジスタとを具備し、上記第１および第
２の信号処理回路により所定の処理が施された出力信号
を上記ＣＭＯＳトランジスタの出力端子から得るように
している。
回路は、入力されたパルス信号を処理する際の駆動電圧
として、所定電圧を２分割した一方の電圧が与えられる
第１の信号処理回路と、上記入力パルス信号が上記第１
の信号処理回路と共通に与えられるとともに、上記入力
パルス信号を処理する際の駆動電圧として上記所定電圧
を２分割した他方の電圧が与えられる第２の信号処理回
路と、上記所定電圧を２分割した一方の電圧がゲートに
与えられるＰＭＯＳトランジスタ、および上記所定電圧
を２分割した他方の電圧がゲートに与えられるＮＭＯＳ
トランジスタよりなり、上記ＰＭＯＳトランジスタのソ
ースに上記第１の信号処理回路の出力信号が与えられと
ともに、上記ＮＭＯＳトランジスタのソースには上記第
２の信号処理回路の出力信号が与えられるようになされ
たＣＭＯＳトランジスタとを具備し、上記第１および第
２の信号処理回路により所定の処理が施された出力信号
を上記ＣＭＯＳトランジスタの出力端子から得るように
している。
【００１０】
【作用】入力された信号に所定の処理を施し、入力信号
から所定のタイミングだけ遅延させた信号等を生成する
パルス信号処理回路を並列に２個設け、これらの信号処
理回路により所定の処理が施されたパルス信号を合成し
て所望の出力パルス信号を生成する。これにより、上記
２個の信号処理回路を低い動作電圧で動作させることに
より、これらの信号処理回路を構成する回路素子の耐圧
の問題を解消し、しかも大きな振幅を有する出力信号を
生成することが可能となる。
から所定のタイミングだけ遅延させた信号等を生成する
パルス信号処理回路を並列に２個設け、これらの信号処
理回路により所定の処理が施されたパルス信号を合成し
て所望の出力パルス信号を生成する。これにより、上記
２個の信号処理回路を低い動作電圧で動作させることに
より、これらの信号処理回路を構成する回路素子の耐圧
の問題を解消し、しかも大きな振幅を有する出力信号を
生成することが可能となる。
【００１１】
【実施例】図１は、本発明の一実施例を示すパルス信号
生成回路の回路構成図である。図１から明らかなように
、本実施例のパルス信号生成回路１は入力パルス信号Ｓ
ｉｎをクロック信号ＶＣＫおよび反転クロック信号ＶＣ
ＫＸに応じて転送し、入力パルス信号Ｓｉｎから所定の
タイミングだけ遅延したパルス信号を生成したり、所定
期間保持したり等するシフトレジスタとして構成されて
いるものであり、上記入力パルス信号Ｓｉｎを転送する
回路を、第１の信号処理回路Ａおよび第２の信号処理回
路Ｂの２系統で構成している。
生成回路の回路構成図である。図１から明らかなように
、本実施例のパルス信号生成回路１は入力パルス信号Ｓ
ｉｎをクロック信号ＶＣＫおよび反転クロック信号ＶＣ
ＫＸに応じて転送し、入力パルス信号Ｓｉｎから所定の
タイミングだけ遅延したパルス信号を生成したり、所定
期間保持したり等するシフトレジスタとして構成されて
いるものであり、上記入力パルス信号Ｓｉｎを転送する
回路を、第１の信号処理回路Ａおよび第２の信号処理回
路Ｂの２系統で構成している。
【００１２】これら第１の信号処理回路Ａおよび第２の
信号処理回路Ｂは、両方共にデータ転送部２，信号出力
回路３を一単位とする回路ブロックとして構成されてい
て、回路構成自体は両方共に同じである。しかしながら
、第１の信号処理回路Ａと第２の信号処理回路Ｂとでは
その動作電圧が異ならされていて、第１の信号処理回路
Ａは〔グランドレベルＧｎｄ〜電源電圧ＶＤＤ／２〕の
動作電圧で駆動されるとともに、第２の信号処理回路Ｂ
は〔電源電圧ＶＤＤ／２〜電源電圧ＶＤＤ〕の動作電圧
で駆動される。
信号処理回路Ｂは、両方共にデータ転送部２，信号出力
回路３を一単位とする回路ブロックとして構成されてい
て、回路構成自体は両方共に同じである。しかしながら
、第１の信号処理回路Ａと第２の信号処理回路Ｂとでは
その動作電圧が異ならされていて、第１の信号処理回路
Ａは〔グランドレベルＧｎｄ〜電源電圧ＶＤＤ／２〕の
動作電圧で駆動されるとともに、第２の信号処理回路Ｂ
は〔電源電圧ＶＤＤ／２〜電源電圧ＶＤＤ〕の動作電圧
で駆動される。
【００１３】このように、各信号処理回路Ａ，Ｂを駆動
するための動作電圧を電源電圧ＶＤＤの半分にすること
により、これらの信号処理回路Ａ，Ｂを構成するＭＯＳ
トランジスタの任意のノード間に印加される最大電圧の
大きさを電源電圧ＶＤＤの半分に低減することができる
。したがって、本実施例のパルス信号生成回路の場合は
回路素子の耐圧の問題を完全に解消することができる。
するための動作電圧を電源電圧ＶＤＤの半分にすること
により、これらの信号処理回路Ａ，Ｂを構成するＭＯＳ
トランジスタの任意のノード間に印加される最大電圧の
大きさを電源電圧ＶＤＤの半分に低減することができる
。したがって、本実施例のパルス信号生成回路の場合は
回路素子の耐圧の問題を完全に解消することができる。
【００１４】しかしながら、動作電圧を電源電圧ＶＤＤ
の半分にすると、そこから出力される信号の振幅も電源
電圧ＶＤＤの半分になってしまう問題が発生する。すな
わち、第１の信号処理回路Ａの信号出力回路３から出力
される第１の出力信号Ｓ１ の振幅は、〔グランドレベ
ルＧｎｄ〜電源電圧ＶＤＤ／２〕となる。同様に、第２
の信号処理回路Ｂから出力される第２の出力信号Ｓ２は
、〔電源電圧ＶＤＤ／２〜電源電圧ＶＤＤ〕となる。
の半分にすると、そこから出力される信号の振幅も電源
電圧ＶＤＤの半分になってしまう問題が発生する。すな
わち、第１の信号処理回路Ａの信号出力回路３から出力
される第１の出力信号Ｓ１ の振幅は、〔グランドレベ
ルＧｎｄ〜電源電圧ＶＤＤ／２〕となる。同様に、第２
の信号処理回路Ｂから出力される第２の出力信号Ｓ２は
、〔電源電圧ＶＤＤ／２〜電源電圧ＶＤＤ〕となる。
【００１５】そこで、本実施例においては信号合成回路
４を設け、これらの信号処理回路Ａ，Ｂからそれぞれ出
力されるＳ１ ，Ｓ２ を合成し、〔グランドレベルＧ
ｎｄ〜電源電圧ＶＤＤ〕の大きな振幅を有する出力パル
ス信号Ｓｏｕｔ を形成するようにしている。
４を設け、これらの信号処理回路Ａ，Ｂからそれぞれ出
力されるＳ１ ，Ｓ２ を合成し、〔グランドレベルＧ
ｎｄ〜電源電圧ＶＤＤ〕の大きな振幅を有する出力パル
ス信号Ｓｏｕｔ を形成するようにしている。
【００１６】この信号合成回路４は、図１に示したよう
にＰＭＯＳトランジスタｍｐとＮＭＯＳトランジスタｍ
ｎとからなるＣＭＯＳトランジスタによって構成されて
いて、ＰＭＯＳトランジスタｍｐのゲートに電源電圧Ｖ
ＤＤ／２が与えられるとともに、ＮＭＯＳトランジスタ
ｍｎのゲートにグランドレベル電圧０が与えられる。ま
た、ＰＭＯＳトランジスタｍｐのソースに第２の出力信
号Ｓ２が与えられるとともに、ＮＭＯＳトランジスタｍ
ｎに第１の出力信号Ｓ１ が与えられる。
にＰＭＯＳトランジスタｍｐとＮＭＯＳトランジスタｍ
ｎとからなるＣＭＯＳトランジスタによって構成されて
いて、ＰＭＯＳトランジスタｍｐのゲートに電源電圧Ｖ
ＤＤ／２が与えられるとともに、ＮＭＯＳトランジスタ
ｍｎのゲートにグランドレベル電圧０が与えられる。ま
た、ＰＭＯＳトランジスタｍｐのソースに第２の出力信
号Ｓ２が与えられるとともに、ＮＭＯＳトランジスタｍ
ｎに第１の出力信号Ｓ１ が与えられる。
【００１７】したがって、この信号合成回路４は以下に
示す表１に示すような動作を行う。表１ 図２に示し
たように、期間ｔ０〜ｔ１においてはＰＭＯＳトランジ
スタｍｐのソースに印加される電圧が電源電圧ＶＤＤ／
２で、ＮＭＯＳトランジスタｍｎのソースに印加される
電圧がグランドレベルＧｎｄである。したがって、表１
に示したように、この場合はＰＭＯＳトランジスタｍｐ
がオフするとともに、ＮＭＯＳトランジスタｍｎがオン
するので、このときの出力パルス信号Ｓｏｕｔは“Ｌ”
レベルとなる。
示す表１に示すような動作を行う。表１ 図２に示し
たように、期間ｔ０〜ｔ１においてはＰＭＯＳトランジ
スタｍｐのソースに印加される電圧が電源電圧ＶＤＤ／
２で、ＮＭＯＳトランジスタｍｎのソースに印加される
電圧がグランドレベルＧｎｄである。したがって、表１
に示したように、この場合はＰＭＯＳトランジスタｍｐ
がオフするとともに、ＮＭＯＳトランジスタｍｎがオン
するので、このときの出力パルス信号Ｓｏｕｔは“Ｌ”
レベルとなる。
【００１８】期間ｔ１〜ｔ２においては、ＰＭＯＳトラ
ンジスタｍｐのソースに印加される電圧が電源電圧ＶＤ
Ｄとなり、ＮＭＯＳトランジスタｍｎのソースに印加さ
れる電圧が電源電圧ＶＤＤ／２となる。したがって、こ
の場合はＰＭＯＳトランジスタｍｐがオンするとともに
、ＮＭＯＳトランジスタｍｎがオフするので、出力パル
ス信号Ｓｏｕｔは振幅がＶＤＤの“Ｈ”レベルとなる。 また、期間ｔ２〜においては、ＰＭＯＳトランジスタｍ
ｐのソースに印加される電圧が電源電圧ＶＤＤ／２で、
ＮＭＯＳトランジスタｍｎのソースに印加される電圧が
グランドレベルＧｎｄである。したがって、この場合は
ＰＭＯＳトランジスタｍｐがオフするとともに、ＮＭＯ
Ｓトランジスタｍｎがオンするので、出力パルス信号Ｓ
ｏｕｔは再び“Ｌ”レベルとなる。
ンジスタｍｐのソースに印加される電圧が電源電圧ＶＤ
Ｄとなり、ＮＭＯＳトランジスタｍｎのソースに印加さ
れる電圧が電源電圧ＶＤＤ／２となる。したがって、こ
の場合はＰＭＯＳトランジスタｍｐがオンするとともに
、ＮＭＯＳトランジスタｍｎがオフするので、出力パル
ス信号Ｓｏｕｔは振幅がＶＤＤの“Ｈ”レベルとなる。 また、期間ｔ２〜においては、ＰＭＯＳトランジスタｍ
ｐのソースに印加される電圧が電源電圧ＶＤＤ／２で、
ＮＭＯＳトランジスタｍｎのソースに印加される電圧が
グランドレベルＧｎｄである。したがって、この場合は
ＰＭＯＳトランジスタｍｐがオフするとともに、ＮＭＯ
Ｓトランジスタｍｎがオンするので、出力パルス信号Ｓ
ｏｕｔは再び“Ｌ”レベルとなる。
【００１９】本実施例のパルス信号生成回路はこのよう
に動作するので、ＰＭＯＳトランジスタｍｐおよびＮＭ
ＯＳトランジスタｍｎにおいて、任意のノード間にかか
る電圧を最大ＶＤＤ／２に低減することができ、耐圧が
低いトランジスタにおいても耐圧の問題を無くすことが
できる。なお、通常は｜ＶＧＳ｜＝ＶＤＤであるところ
、本実施例においては｜ＶＧＳ｜＝ＶＤＤ／２となるの
で、ドライブ電流を多くとれない。しかし、ゲート線負
荷は軽い上に低速で充放電（〜１μｓ）すればよいので
、能力をフルに出さなくてもよく、小さなＰＭＯＳトラ
ンジスタｍｐおよびＮＭＯＳトランジスタｍｎのサイズ
で十分である。
に動作するので、ＰＭＯＳトランジスタｍｐおよびＮＭ
ＯＳトランジスタｍｎにおいて、任意のノード間にかか
る電圧を最大ＶＤＤ／２に低減することができ、耐圧が
低いトランジスタにおいても耐圧の問題を無くすことが
できる。なお、通常は｜ＶＧＳ｜＝ＶＤＤであるところ
、本実施例においては｜ＶＧＳ｜＝ＶＤＤ／２となるの
で、ドライブ電流を多くとれない。しかし、ゲート線負
荷は軽い上に低速で充放電（〜１μｓ）すればよいので
、能力をフルに出さなくてもよく、小さなＰＭＯＳトラ
ンジスタｍｐおよびＮＭＯＳトランジスタｍｎのサイズ
で十分である。
【００２０】
【発明の効果】本発明は上述したように、入力された信
号を所定のタイミングだけ遅延させて出力したり等する
パルス信号処理回路を並列に２個設け、これらの信号処
理回路を所定の動作電圧よりも低い動作電圧で駆動して
上記入力された信号をそれぞれ処理するとともに、上記
信号処理回路の出力を合成する信号合成回路を設け、上
記２個の信号処理回路により所定の処理が施されたパル
ス信号を上記信号合成回路で合成して所望の振幅を有す
る出力パルス信号を生成するようにしたので、上記２個
の信号処理回路を構成する回路素子の耐圧の問題を解消
することができるとともに、大きな振幅を有する出力信
号を生成することができる。したがって、プロセスを変
更することなく回路素子の耐圧を実質的に向上させるこ
とができ、耐圧が低い回路素子により構成したパルス信
号生成回路の信頼性を向上させることができる。
号を所定のタイミングだけ遅延させて出力したり等する
パルス信号処理回路を並列に２個設け、これらの信号処
理回路を所定の動作電圧よりも低い動作電圧で駆動して
上記入力された信号をそれぞれ処理するとともに、上記
信号処理回路の出力を合成する信号合成回路を設け、上
記２個の信号処理回路により所定の処理が施されたパル
ス信号を上記信号合成回路で合成して所望の振幅を有す
る出力パルス信号を生成するようにしたので、上記２個
の信号処理回路を構成する回路素子の耐圧の問題を解消
することができるとともに、大きな振幅を有する出力信
号を生成することができる。したがって、プロセスを変
更することなく回路素子の耐圧を実質的に向上させるこ
とができ、耐圧が低い回路素子により構成したパルス信
号生成回路の信頼性を向上させることができる。
【図１】本発明の一実施例を示すパルス信号生成回路の
構成図である。
構成図である。
【図２】各部の動作を説明するための波形図である。
【図３】従来のパルス信号生成回路の一例を示す回路図
である。
である。
【図４】従来のパルス信号生成回路の各部の動作を説明
するための波形図である。
するための波形図である。
１ パルス信号生成回路
２ データ転送部
３ 信号出力回路
４ 信号合成回路
Ａ 第１の信号処理回路
Ｂ 第２の信号処理回路
Ｓｉｎ 入力パルス信号
Ｓ１ 第１の出力信号
Ｓ２ 第２の出力信号
Ｓｏｕｔ 出力パルス信号
Claims (1)
- 【請求項１】 入力されたパルス信号を処理する際の
駆動電圧として、所定電圧を２分割した一方の電圧が与
えられる第１の信号処理回路と、上記入力パルス信号が
上記第１の信号処理回路と共通に与えられるとともに、
上記入力パルス信号を処理する際の駆動電圧として上記
所定電圧を２分割した他方の電圧が与えられる第２の信
号処理回路と、上記所定電圧を２分割した一方の電圧が
ゲートに与えられるＰＭＯＳトランジスタ、および上記
所定電圧を２分割した他方の電圧がゲートに与えられる
ＮＭＯＳトランジスタよりなり、上記ＰＭＯＳトランジ
スタのソースに上記第１の信号処理回路の出力信号が与
えられとともに、上記ＮＭＯＳトランジスタのソースに
は上記第２の信号処理回路の出力信号が与えられるよう
になされたＣＭＯＳトランジスタとを具備し、上記第１
および第２の信号処理回路により所定の処理が施された
出力信号を上記ＣＭＯＳトランジスタの出力端子から得
るようにしたことを特徴とするパルス信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01956591A JP3175172B2 (ja) | 1991-01-18 | 1991-01-18 | パルス信号生成回路およびこれを用いた液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01956591A JP3175172B2 (ja) | 1991-01-18 | 1991-01-18 | パルス信号生成回路およびこれを用いた液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04236514A true JPH04236514A (ja) | 1992-08-25 |
| JP3175172B2 JP3175172B2 (ja) | 2001-06-11 |
Family
ID=12002820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01956591A Expired - Fee Related JP3175172B2 (ja) | 1991-01-18 | 1991-01-18 | パルス信号生成回路およびこれを用いた液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175172B2 (ja) |
-
1991
- 1991-01-18 JP JP01956591A patent/JP3175172B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP3175172B2 (ja) | 2001-06-11 |
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